数字电路的vhdl设计

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1、更多技术文章，论文请登录www.srvee.com数字电路的VHDL设计组合电路设计基本门电路的设计（采用数据流设计）基本门电路表达简单逻辑关系，采用简单的赋值语句就能方便地实现；没有必要采用更复杂的结构。反相器y<=nota；4输入与非y<=not(a0anda1anda2anda3)；与或非y<=not（(a1anda2)or(a3anda4)）；为了表达门电路的延迟时间，可以设置中间信号，利用after语句表达延迟时间；为了表达出上升时间和下降时间的不同，可以采用条件赋值语句：例：3输入端异或门y=a⊕b⊕c参见p.417表5-46libraryieee;useieee.st

2、d_logic_1164.all;entitykxor3isport(a,b,c:instd_logic;y:outstd_logic);endkxor3;内容版权归作者所有更多技术文章，论文请登录www.srvee.comarchitecturertlofkxor3issignaly1:std_logic;beginy1<=axorbxorc;y<=y1after3nswheny1='1'elsey1after5nswheny1='0';endrtl;要点：采用中间变量以推迟信号的赋值时间；改变上述程序中的赋值语句可以构成各类基本门电路；对基本门电路延迟时间的设计能够较真实地模拟

3、电路信号传输的实际情况，分析时序步骤的正确性，避免竞争冒险；但此类语句对电路综合没有效果；基本组合功能电路三态缓冲器（三态驱动器）对数据总线的共享：每一时刻只有一个器件使能；对于三态门的描述通常采用条件语句进行：例：4输入与非y<=not(a0anda1anda2anda3)；改为：y1<=not(a0anda1anda2anda3)；y<=y1whenen=’1’else’Z’;单向总线控制74x541p.272图5-57内容版权归作者所有更多技术文章，论文请登录www.srvee.com例：单向总线缓冲器libraryieee;useieee.std_logic_1164.al

4、l;entityk74541isport(a:instd_logic_vector(7downto0);g1,g2:instd_logic;y:outstd_logic_vector(7downto0));endk74541;architecturedofk74541issignalen:std_logic;beginen<=not(g1org2);y<=awhenen='1'else(others=>'Z');endd;双向总线控制74x245p.273图5-58内容版权归作者所有更多技术文章，论文请登录www.srvee.com例：74245双向总线缓冲器libraryieee

5、;useieee.std_logic_1164.all;entityk74245isport(a,b:inoutstd_logic_vector(7downto0);dir,g:instd_logic);endk74245;architecturedflofk74245isbeginb<=awhen(g='0')and(dir='0')else"ZZZZZZZZ";a<=bwhen(g='0')and(dir='1')else(others=>'Z');enddfl;注意：双向总线在功能仿真时的输入设置a和b的输入不要同时存在；内容版权归作者所有更多技术文章，论文请登录www.sr

6、vee.com设置a的输入，应将b的输入设置为“ZZZZ”（高阻）；转换传输方向时，应该以双向阻塞作为间隔；数据选择器MUX电路中控制数据流动最为常用的手段；根据控制量的数值由多路数据中选择一路输出；数据流设计中的选择代入能够非常直观地表达MUX的概念；例p.410表5-428位4路8位数据选择器的数据流设计libraryieee;useieee.std_logic_1164.all;entitymux4in8bisport(s:instd_logic_vector(1downto0);a,b,c,d:instd_logic_vector(1to8);y:outstd_logic_

7、vector(1to8));endmux4in8b;architecturertlofmux4in8bisbeginwithsselecty<=awhen"00",bwhen"01",cwhen"10",dwhen"11",(others=>'U')whenothers;endrtl;采用行为设计中的case语句也可以很方便地设计MUX：内容版权归作者所有更多技术文章，论文请登录www.srvee.com例p.410表5-438位4路数据选择器的行为设计library