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1、第40卷第1期微电子学Vol40,No.12010年2月MicroelectronicsFeb.2010一种数字信号处理器中的高性能乘加器设计孙偲彦,蒋剑飞,毛志刚(上海交通大学微电子学院,上海200240)摘要:乘加操作是数字信号处理器(DSP)的关键部分,单位时间内能够完成乘加操作的数量是衡量DSP芯片性能的一个重要指标。提出了一种应用于通用数字信号处理器的乘加器设计方法,在改进的Booth编码结合Wallace树压缩的基础上,通过在部分积压缩时插入MAC操作的加数,减少符号位扩展,实现了乘加操作的一步完成。提出一种有效的结构实现通用信号数字处理其所需的分数模式
2、、零检测、饱和溢出控制、舍入操作等异常处理功能;并对乘加器的速度、面积、功耗等性能进行了分析。关键词:数字信号处理器;乘加器;Booth编码;华莱士树压缩中图分类号:TN79+1文献标识码:A文章编号:10043365(2010)01003205DesignofEfficientMultiplierAccumulatorforDSPSUNSiyan,JIANGJianfei,MAOZhigang(SchoolofMicroelectronics,ShanghaiJiaotongUniversity,Shanghai200240,P.R.China)Abstrac
3、t:Multiplieraccumulator(MAC)isthekeyunitindigitalsignalprocessing(DSP).OneofthemostimportantparametersforDSPperformanceisthenumberofMACoperationsinunittime.AnefficientMACdesignwasproposedforgeneralDSPapplication.BasedonmodifiedBoothencodingandWallacetreemerging,multiplyingandaccumulatin
4、goperationswereaccomplishedsimultaneouslybymergingaddendintheWallacetreeandreducingsignextension.AnefficientstructurewasproposedtorealizeFRCT,zerodetection,overflowcontrol,androundingforgeneralapplicationDSP.Finally,analysesweremadeonthecircuitforspeed,sizeandpowerconsumptionreduction.
5、Keywords:Digitalsignalprocessing;Multiplieraccumulator;Boothencoding;WallacetreemergingEEACC:1265较小,但是运算速度较慢,目前流行使用乘数Booth[1,2]1引言编码结合Wallace树部分积压缩。Booth编码的优点在于能有效减少部分积求和项,从而减小了在DSP算法中,如快速傅里叶变换(FFT)、FIR电路面积。而华莱士压缩树能并行计算各行部分积滤波、卷积等运算中,大量使用到乘加操作(MAC)之和,提高了乘法器的速度。基于对各种乘法器性[3,4]Y=A*B+C。这些
6、计算的性能常常是由乘加运能的比较,文中选择修正Booth算法华莱士树算的执行速度决定的。在通用信号处理器中,乘加架构实现乘法器的设计。这种乘法器速度、面积等器对芯片的性能具有重要的影响。参数都介于基2Booth编码乘法器与普通阵列乘法一般来说,乘加运算可以分为四步:1)计算A*器之间,适合在通用信号处理器中使用。对于第二B,并产生部分积;2)进行部分积的压缩,直至最后步部分积压缩,一些研究提出高效的压缩器设[5,6]两个加数;3)使用超前进位加法,求得最终乘法结计,其缺点在于这种压缩结构对后续布局布线果;4)与C进行加减运算。可能蕴含潜在的困难。也有研究提出有关部分积阵
7、[7,8]目前,关于乘加器的设计有许多研究。其中,对列有限符号扩展的思想,减少了压缩过程中的于第一步的实现,由于阵列乘法器虽然面积和功耗全加器数目。为了减少第三步最终加法操作的延收稿日期:20090701;定稿日期:20090914第1期孙偲彦等:一种数字信号处理器中的高性能乘加器设计33时,在加法器设计中,采用改进的进位设计提高加法[9]器的速度。为了进一步提高乘加器性能,在压缩[10]树的算法中并入加数C。本文在传统的通用乘加器硬件结构基础上设计出一种应用于DSP的新型高性能乘加器,其结构如图1所示。图3文献[2
