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时间:2019-03-11
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1、上海交通大学硕士学位论文一种16位数字信号处理器内核的研究与设计姓名:张朝华申请学位级别:硕士专业:计算机系统结构指导教师:付宇卓20090202一种16位数字信号处理器内核的研究与设计摘要随着集成电路设计、制造技术的进步和软件开发手段的日益成熟,DSP以其体系结构的特殊性,强大的处理能力,在通信,多媒体,信息家电等领域得到了极为广泛的应用。本文完成了一款16位定点高性能数字信号处理器rDSP的内核设计。在目标指令集特点分析的基础上,根据设计约束,论文提出了rDSPCore的微体系结构实现。其中控制通路的设计中采用了基于分布式译码,双相时钟设计的同步流水线结构简化
2、多周期指令的控制,并对基于此结构的冲突模型进行了分析,提出了设计中的解决方法。指令译码器采用预译码技术,硬布线译码结合指令状态机控制的微码ROM的协同译码结构。数据通路的设计采用Core内部总线提高了功能单元间数据传送的效率。在此基础上,本文引入了时钟管理单元并采用门控时钟技术降低功耗。为了对rDSPCore指令集功能进行高效地验证,本文构建了基于标准参考模型的自动化平台,分三个层次完成指令集的验证工作。本文中所采用的设计方法已被成功应用在数字信号处理器rDSP的开发中。经流片后测试表明,整合rDSPCore的数字信号处理器rDSP功-1-能上完全兼容目标指令集,
3、频率性能完全符合设计目标。关键字:数字信号处理器,流水线,指令译码,总线结构,验证平台-2-RESEARCHANDDESIGNOFA16-BITDIGITALSIGNALPROCESSORABSTRACTWiththeprogressofICdesigntechnology,manufacturingprocessandsoftwaredevelopment,DigitalSignalProcessor(DSP)hasbeenwidelyusedincommunication,multimedia,informationappliancesandotherfiel
4、dsforitsuniquearchitectureandpowerfulprocessingability.Thispaperisdedicatedtodesigna16bitsfixpointDSPCore.Aftertheanalysisoftheinstructionset,themicro-architectureoftherDSPCoreisproposedbasedonthedesignconstraint.Thepipelineemployeesthedistributeddecoderanddoubleedgeclockstrategyarchi
5、tecture.Andthedecoderiscomposedbythepre-decoder,directdecoderandthemicro-programROMwhichcontrolledbyinstructionstatemachine.Thecorelocalbus(CLB)isusedtoenhancethedataexchangeefficiencyanddecreasetheinterconnectarea.Basedonthis,theclockmanagementunitisintroducedandtheclockgatingtechniq
6、ueisemployeedforthelowpowerdesignoftheprocessorcore.-3-Inordertoverifytheinstructionsetefficiently,thegoldenreferencebasedinstructionsetautomaticverificationplatformisconstructed.Andtheinstructionsetverificationissuccessfullyfinishedinthreelevelsbasedontheplatform.Inaword,alloftheabov
7、emethodsaresuccessfullyutiliedinthedevelopmentofrDSP.Tape-outtestingresultsillustratethatrDSPwhichintegraterDSPcoreisfullycompatiblewiththetargetinstructionsetandmeetthefrequencydesignconstraints.KEYWORDS:DigitalSignalProcessor,Pipeline,Decoder,BusArchitecture,VerificationPlatform-4-插
8、图目录图1
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