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1、《数字电路的逻辑分析与设计》——彭建朝北京工业大学出版社2007.9.习题解答5-8章第5章锁存器与触发器5.1分别写出JK触发器、D触发器和T触发器的简化次态真值表及次态方程。JKQt+100QtDQt+1TQt+1010000Qt101111Qt11QtQt+1=JQt+KQtQt+1=DQt+1=TQt+TQt5.2根据图习5.1给定的波形，画出高有效使能D锁存器和上升沿D触发器初态均为0时的输出波形。EN/CPDQD锁存器QD触发器5.3根据图习5.2给定的波形，画出下降沿JK触发器初态均为0时的输出波形。CPJKQ5.4画出T触发器的状态转移图。T=1T=001T=0T=15
2、.5将JK触发器转换成D触发器。Q=DD触发器：t+1JK触发器：Qt+1=JQ+KQDJQ令D=JQ+KQ>CP有D(Q+Q)=JQ+KQ1KDQ+DQ=JQ+KQ比较，有J=DK=D5.6将T触发器分别转换成JK触发器和D触发器。T→D令D=T⊕Q=1TQD依调换律，有T=D⊕Q>CPT→JK目标JK触发器JK给定T的激励JKQQQ00011110tt+1t000000110011011101000T0110110011T=JQ+KQ101101101111101K&≥1TQJ>CP5.7用VerilogHDL描述下列触发器：（1）具有低有效异步置位、异步清零功能的下降沿D触发器。
3、注意：有效级的匹配；采用非阻塞赋值。moduleDff_1(clk,clr,set,d,q);inputclk,clr,set,d;outputq;regq;always@(negedgeclkornegedgeclrornegedgeset)if(clr==0)q<=0;elseif(set==0)q<=1;elseq<=d;endmodule（2）具有高有效同步置位、同步清零功能的上升沿JK触发器。moduleJKff_2(clk,clr,set,j,k,q);inputclk,clr,set,j,k;outputq;regq;always@(posedgeclk)if(clr==
4、1)q<=0;elseif(set==1)q<=1;elsecase({j,k})2’b00:q<=q;2’b01:q<=0;2’b10:q<=1;2’b11:q<=~q;endcaseendmodule（3）具有高有效异步清零功能的上升沿T触发器。moduleTff_3(clk,clr,t,q);inputclk,clr,t;outputq;regq;always@(posedgeclkorposedgeclr)if(clr==1)q<=0;elseif(t==0)q<=q;elseq<=~q;endmodule5.8设图习5.3所示个触发器的初态均为0，画出在cp作用下各触发器的输
5、出波形。CPJQQ1J>CPK1KQ1DQQ2CPD>CPQ21TQQ3CPT>CPQ35.9设图习5.4中触发器的初态QQ=00，画出在CP作用下Q、Q的时序波1001形，并说明经过3个时钟脉冲后QQ将变成00、01、10还是11状态。101JQQ0CP>CPCPKJ=K=100J=K=QI10QJQQ01>CPQ1K经过3个时钟脉冲后QQ将变成11状态。10第6章同步时序电路的分析6.1分析图习6.1所示电路。写出电路的状态方程和输出方程；作出状态/输出表和状态转换图；设触发器初态QQ=00，画X输入序列为101101的时序图。10状态方程：Q=Xt(0+1)输出方程：Y=XQQ1
6、0Q=Qt(1+1)01/1Mealy型状态/输出表0/10001X/Y0/1XQ1Q01/00/11/101Q1Q01/1110/1100000/101/10110/111/11110/111/1CP1000/101/0XQQ/YQ11(t+1)0(t+1)Q0Y6.2画出图习6.2所示电路从初态Q3Q2Q1=001时的状态转换表，并用状态转换图说明该电路是否具有自启动特性。电路的状态方程：Q=Qt(3+1)1Q=Qt(2+1)3Q=Qt(1+1)2001100010Q3Q2Q1Q3(t+1)Q2(t+1)Q1(t+1)00110000010001001110111011101000
7、1由状态图可见，若001→100→010→001……是有效循环，则其他状态构成了“无效循环”，所以该电路不能自启动。6.3列出图习6.3所示电路的次态真值表，说明电路功能。分析：该电路由T触发器和T端激励网络构成，可初步理解为“T触发器转换为其他类型触发器”。激励方程：T=X2Qt+X1QtX2X1QtTQt+100000保持00101X2作为J端，01000清0X1作为K端，01110电路实现JK触发器功能。10011置11010111011
