设计练习进阶

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1、第十章．设计练习进阶设计练习进阶前言：在前面九章学习的基础上，通过本章十个阶段的练习，一定能逐步掌握VerilogHDL设计的要点。我们可以先理解样板模块中每一条语句的作用，然后对样板模块进行综合前和综合后仿真，再独立完成每一阶段规定的练习。当十个阶段的练习做完后，便可以开始设计一些简单的逻辑电路和系统。很快我们就能过渡到设计相当复杂的数字逻辑系统。当然，复杂的数字逻辑系统的设计和验证，不但需要系统结构的知识和经验的积累，还需要了解更多的语法现象和掌握高级的VerilogHDL系统任务，以及与C语言模块接口的方法（即PLI），这些已超出的本书的范围。有兴趣的同学可以阅读Verilog语法

2、参考资料和有关文献，自己学习，我们将在下一本书中介绍Verilog较高级的用法。练习一．简单的组合逻辑设计目的:掌握基本组合逻辑电路的实现方法。这是一个可综合的数据比较器，很容易看出它的功能是比较数据a与数据b，如果两个数据相同，则给出结果1，否则给出结果0。在VerilogHDL中，描述组合逻辑时常使用assign结构。注意equal=(a==b)?1:0,这是一种在组合逻辑实现分支判断时常使用的格式。模块源代码：//---------------compare.v-----------------modulecompare(equal,a,b);inputa,b;outputequa

3、l;assignequal=(a==b)?1:0;//a等于b时，equal输出为1；a不等于b时，//equal输出为0。endmodule测试模块用于检测模块设计得正确与否，它给出模块的输入信号，观察模块的内部信号和输出信号，如果发现结果与预期的有所偏差，则要对设计模块进行修改。测试模块源代码：`timescale1ns/1ns//定义时间单位。`include"./compare.v"//包含模块文件。在有的仿真调试环境中并不需要此语句。//而需要从调试环境的菜单中键入有关模块文件的路径和名称modulecomparetest;rega,b;wireequal;initial//i

4、nitial常用于仿真时信号的给出。291第十章．设计练习进阶begina=0;b=0;#100a=0;b=1;#100a=1;b=1;#100a=1;b=0;#100$stop;//系统任务，暂停仿真以便观察仿真波形。endcomparecompare1(.equal(equal),.a(a),.b(b));//调用模块。endmodule仿真波形（部分）：练习：设计一个字节（8位）比较器。要求：比较两个字节的大小，如a[7:0]大于b[7:0]输出高电平,否则输出低电平,改写测试模型,使其能进行比较全面的测试。练习二.简单时序逻辑电路的设计目的：掌握基本时序逻辑电路的实现。在Veri

5、logHDL中，相对于组合逻辑电路，时序逻辑电路也有规定的表述方式。在可综合的VerilogHDL模型，我们通常使用always块和@(posedgeclk)或@(negedgeclk)的结构来表述时序逻辑。下面是一个1/2分频器的可综合模型。//half_clk.v:modulehalf_clk(reset,clk_in,clk_out);inputclk_in,reset;outputclk_out;regclk_out;always@(posedgeclk_in)291第十章．设计练习进阶beginif(!reset)clk_out=0;elseclk_out=~clk_out;e

6、ndendmodule在always块中，被赋值的信号都必须定义为reg型，这是由时序逻辑电路的特点所决定的。对于reg型数据，如果未对它进行赋值，仿真工具会认为它是不定态。为了能正确地观察到仿真结果，在可综合风格的模块中我们通常定义一个复位信号reset，当reset为低电平时，对电路中的寄存器进行复位。测试模块的源代码：//-------------------clk_Top.v-----------------------------`timescale1ns/100ps`defineclk_cycle50moduleclk_Top.vregclk,reset;wireclk_ou

7、t;always#`clk_cycleclk=~clk;initialbeginclk=0;reset=1;#100reset=0;#100reset=1;#10000$stop;endhalf_clkhalf_clk(.reset(reset),.clk_in(clk),.clk_out(clk_out));endmodule仿真波形：291第十章．设计练习进阶练习：依然作clk_in的二分频clk_out，要求输出与上例的输出正