高吞吐量ldpc码译码器架构设计

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1、高吞吐量LDPC码译码器架构设计DesignMethodsforHigh-ThroughputLDPCDecoderArichitecture学科专业：信息与通信工程作者姓名：梁晨驰指导教师：陈为刚副教授天津大学电子信息工程学院二零一四年十二月独创性声明本人声明所呈交的学位论文是本人在导师指导下进行的研究工作和取得的研究成果，除了文中特别加以标注和致谢之处外，论文中不包含其他人已经发表或撰写过的研究成果，也不包含为获得天津大学或其他教育机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的说明并表示了谢意。学位论文作者签名：签字日期

2、：年月日学位论文版权使用授权书本学位论文作者完全了解天津大学有关保留、使用学位论文的规定。特授权天津大学可以将学位论文的全部或部分内容编入有关数据库进行检索，并采用影印、缩印或扫描等复制手段保存、汇编以供查阅和借阅。同意学校向国家有关部门或机构送交论文的复印件和磁盘。（保密的学位论文在解密后适用本授权说明）学位论文作者签名：导师签名：签字日期：年月日签字日期：年月日摘要低密度奇偶校验（Low-DensityParity-Check，LDPC）码具有逼近Shannon极限的性能且能够支持并行译码，在数字广播、深空通信以及磁存储等领域得到了广泛应用。在LDPC码译码器的硬件实

3、现，尤其是基于现场可编程逻辑门阵列（FieldProgrammableGateArray，FPGA）的硬件实现中，受到片内存储器结构的限制，难以实现高并行度的译码器，导致LDPC码译码器的吞吐量难以提升。本文重点考虑FPGA片内存储器的特性，设计可有效利用片内存储器的、高并行度的LDPC码译码器架构。考虑到基于FPGA的LDPC码译码器实现受到片内存储器的限制，本文设计了一种可高效利用FPGA片内存储器的LDPC码译码器架构。设计的译码器由多个并行的译码单元构成，通过重新组织存储器的结构，使这些译码单元能够共享片内存储器，更高效地利用单个片内存储器中的存储空间。提出的译码

4、器能够在不增加电路占用片内存储器数目的同时，提升译码器的吞吐量。进一步，针对数字地面多媒体广播（DigitalTerrestrialMultimediaBroadcasting,DTMB）以及空间数据系统咨询委员会（ConsultativeCommitteeforSpaceDataSystems，CCSDS）标准中定义的LDPC码，使用FPGA实现了对应的LDPC码译码器，验证了本论文研究的译码器架构。此外，使用FPGA实现了对应的硬件误码测试系统，在该系统上对实现的LDPC码译码器进行了验证，测试了量化精度、迭代次数对译码器性能的影响。关键词：低密度奇偶校验码译码器现场

5、可编程逻辑门阵列ABSTRACTLow-DensityParity-Check(LDPC)codes,whichhaveShannonlimitapproachingperformanceandsupportparalleleddecoding,havebeenwidelyappliedtovariousareassuchasdigitalbroadcasting,deepspacecommunicationandmagneticstorage.InhardwareimplementationsofLDPCdecoders,especiallythosebasedonFi

6、eldProgrammableGateArrays(FPGA),itisdifficulttorealizedecoderswithhighparallelismbecauseofthestructureofon-chipblockmemory,whichlimitsthethroughputoftheLDPCdecoders.Accordingtothecharacteristicsofon-chipblockmemoryonFPGA,thisdissertationaimsatdesigningLDPCdecoderswithmemoryefficiencyandhi

7、ghparallelism.SinceLDPCdecodersbasedonFPGAsufferfromlowparallelismintroducedbyon-chipmemoryofFPGA,aLDPCdecoderarchitecturewhichisabletoefficientlyutilizeon-chipmemoryofFPGAispresented.Adesigneddecoderconsistsofseveralparalleldecodingunits.Byrearrangingthestructureof