基于fpga的计时器设计(最终)

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1、本科毕业设计（论文）基于FPGA的计时器的设计学院自动化学院专业电子信息科学与技术年级班别2009级(1)班学号学生姓名刘健忠指导教师谭北海2013年4月基于FPGA的计时器设计刘健忠自动化学院摘要随着电子设计自动化技术和可编程逻辑器件的出现和飞速发展，在设计周期得到大大的缩短的同时系统成本也有了大幅度的降低，显然标准逻辑器件的组装已远不能满足这方面的要求。而VerilogHDL能提供高阶电路描述语言的方式，让复杂的电路可以通过VerilogHDL编辑器的电路合成方式，轻易而且快速的达到设计的规格。由于VerilogHDL电路描述语言能涵盖的范围相当广，能

2、适用于各种不同阶层的设计工程师的需要，所以VerilogHDL电路设计毫无疑问的成为硬件设计工程师的必备工具。本系统是用Verilog编写的基于AlteraDE2的电话计费器。该设计采用了现场可编程逻辑器件FPGA设计，并基于硬件描述语言VerilogHDL在Altera公司的QuartusⅡ软件上实现仿真。根据电话局反馈回来的信号，此信号是提前预设的，数码管显示通话类型、用户余额以及通话时长（包括秒数和分钟数）。根据每种通话类型的计费价格不同，当系统所设置的余额数不够，用户将无法拨通电话，当用户余额小于指定金额时，系统发出警告信号，提醒用户。当告警时间过

3、长（超过1分钟）时自动切断通话信号。当用户结束通话，系统清零。关键词：Verilog，FPGA，通话信号，计时器AbstractWiththerapiddevelopmentofelectronicdesignautomationtechnologyandprogrammablelogicdeviceswhichgreatlyshortenthedesignperiodandreducedthecostofthesystematthesametime.Apparently,theassemblyofstandardlogicdevicescannotmee

4、ttherequirementsinthisregard.VerilogHDLcanprovidehigh-levelcircuitdescriptionlanguage,whichallowscomplexcircuitbytheVerilogHDLEditorcircuitsynthesismethodaswellbymeetingthedesignspecificationappropriately.VerilogHDLcircuitdescriptionlanguagecoversaverywiderange,whichcanbeappliedto

5、avarietyofdifferentsectorsoftheneedsofdesignengineers,thecircuitdesignofVerilogHDLwithoutadoubttobecomeanessentialtoolforhardwaredesignengineers.ThesystemisbasedonAlteraDE2writtenbyVerilogphonedevices.ItisusedbyFieldProgrammableGateArrayFPGAbasedonVerilogHDLhardwaredescriptionlang

6、uagetodesignandAltera'sQuartusⅡinsoftwareforemulation.Accordingtothefeedbackofthetelephoneofficebacksignalwhichisactuallypre-designed,digitalpipedisplaytype,userbalanceandphonecallduration(includingthenumberofsecondsorminutes).Dependingonthebillingpriceofeachcalltypeisdifferent,wh

7、enabegantobalancethesetisnotenough,theuserwillnotbeabletodialthephone,andwhenthebalanceislessthanthespecifiedmoney,issuingawarningsignalsystem,remindingtousers.Whenthealarmtimeistoolong(morethan1minutes),theconversationsignalwillbeautomaticallycutoff.Whentheuserendthecall,thesyste

8、mwillbereseted.Keywords：Verilog,F