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1、第27卷第6期增刊仪器仪表学报Vol.27No.62006年6月ChineseJournalofScientificInstrumentJune.2006基于FPGA的直接数字频率合成器的设计董国伟李秋明赵强顾德英汪晋宽(东北大学秦皇岛分校秦皇岛。66004)摘要本文介绍了直接数字频率合成器(DDS)的基本组成及设计原理,给出了基于FPGA的具体设计方案及编程实现方法。仿真结果表明,该设计简单合理,使用灵活方便,具有良好的性价比。关扭词直接数字频率合成器(DDS)FPGA性价比DesignofdirectdigitalfrequencysynthesizerbasedonFPGADongGu
2、oweiLiQiumingZhaoQiangGuDeyingWangJinkuan(NortheasternUniversityatQinhuangdao,Qinhuangdao066004,China)AbstractThestructureandprinciplesofDirectDigitalFrequencySynthesizerisintroduced.AlsoadetaileddesignandthemethodofprogramrealizationbasedonFPGAareintroduced.Theresultofsimulationshowsthatthedesigni
3、ssimpleandfeasible,convenientandflexible.Ratioforqualitytopriceishigh.Keywordsdirectdigitalfrequencysynthesizer(DDS)FPGAqualitytoprice下,相位累加器对频率控制字K进行线性累加,得到1引言的相位码,并对波形存储器寻址,使之输出相应的幅度码,经过数模转换器得到对应的阶梯波,最后经低通滤直接数字频率合成器(简称DDS)是一种将直接波器得到连续变化的所需频率的波形。合成所需波形的新的频率合成器,它具有频率分辨率相位累加器实际上是一个计数器,它累计了每一高、相对带宽宽、
4、转换速度快及相位噪声低的优点。在个参考时钟T。内的频率控制码K,导致相位累加器的一些需要频率分辨率高、相位噪声低、带宽宽的应用场不同相位增量,这样从ROM输出的正弦波的频率不合,尤其是雷达系统中的频率合成及宽带信号产生,同,ROM输出的D位二进制数送到DAC进行D/A转DDS技术具有其它频率合成方法无法比拟的优势,是换,得到量化的阶梯形正弦波输出,最后经低通滤波器一种目前应用很广的技术。滤除高频分量,平滑后得到模拟的正弦波信号。FPGA,即现场可编程门阵列。ACEX是Altera波形存储器主要完成信号的相位序列到幅度序列专门为通信(如xDSL调制解调器、路由器等)、音频处的转换。DDS输出信
5、号的频率与时钟频率以及频率理及其他一些场合的应用而推出的芯片系列。本文基控制字的关系如式(1)所示。于DDS的基本原理,使用Altera公司的FPGA芯片}’蕃考时钟}ACEX1K系列器件完成了一个DDS系统的设计。通过仿真表明,该设计简单合理,使用灵活方便,具有良频率控制字好的性价比。相位波形数模数模累加器存储器转换器转换器2DDS的工作原理及组成图IDOS原理图示意图DDS包含相位累加器、波形存储器、数模转换器、Fou,=KXF,/2"(1)低通滤波器和参考时钟五部分。在参考时钟的控制其中,F_,为DDS输出信号的频率,K为频率控制878仪器仪表学报第27卷字,F。为时钟频率,N为相位累
6、加器的位数。CON,在统一时钟下降沿的作用下,依次循环输出由(1)式可知,当参考时钟确定后,DDS的频率分WRO,WR1,WR2,WR3,WR4,WR5,WRO。当输出辨率由相位累加器的字长决定。理论上讲,只要相位WRO时,6位输人数据K5。写人第一级流水线的D6累加器的字长N足够大,就可以得到足够高的频率分缓冲模块,在统一时钟上升沿的作用下,通过累加器模辨率。当K=1时,DDS产生的最低频率,称为频率分块PA进行累加。同理,当输出WR1时,6位输人数据辨率,即K11-6写入第二级流水线的D6缓冲模块,在统一时F,=F,/2"(2)钟上升沿的作用下,通过累加器模块PA进行累加,依DDS输出频
7、率下限对应与频率控制字为K=0时次循环进行。的情况,Fo,,=0即可以输出直流。根据Nyquist定理,当然,加法器的设计也用流水线结构,跟相位累加从理论上讲,DDS的输出频率上限为F,/2,但由于低器的设计不同,因为它是一个开环系统,只需在每一级通滤波器的非理想过度特性及高端信号频率谱恶化的流水线上加上前置和后续寄存器即可。限制,DDS输出的频率上限为3.3波形存储器的设计F,n。二=2XF,/5(3)波形
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