eda技术实用教程verilog目录

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1、《EDA技术实用教程-VerilogHDL版》第4版目录第1章EDA技术概述1.1EDA技术及其发展1.2EDA技术实现目标1.3硬件描述语言VerilogHDL1.4其他常用HDL1.5HDL综合1.6自顶向下的设计技术1.7EDA技术的优势1.8EDA设计流程1.8.1设计输入（原理图/HDL文本编辑）1.8.2综合1.8.3适配1.8.4时序仿真与功能仿真1.8.5编程下载1.8.6硬件测试1.9ASIC及其设计流程1.9.1ASIC设计简介1.9.2ASIC设计一般流程简述1.10常用EDA工具1.10.1设计输入编辑器1.10.2HDL综合器1.10.3仿真器1.10.4适配器

2、1.10.5下载器1.11QuartusII概述1.12IP核1.13EDA技术发展趋势管窥习题第2章FPGA与CPLD的结构原理2.1PLD概述2.1.1PLD的发展历程2.1.2PLD分类2.2简单PLD结构原理2.2.1逻辑元件符号表示2.2.2PROM结构原理2.2.3PLA结构原理2.2.4PAL结构原理2.2.5GAL结构原理2.3CPLD的结构原理2.4FPGA的结构原理2.4.1查找表逻辑结构2.4.2CycloneIII系列器件的结构原理2.5硬件测试2.5.1内部逻辑测试2.5.2JTAG边界扫描2.5.3嵌入式逻辑分析仪2.6大规模PLD产品概述2.6.1Latti

3、ce公司的PLD器件2.6.2Xilinx公司的PLD器件2.6.3Altera公司的PLD器件2.6.4Actel公司的PLD器件2.6.5Altera的FPGA配置方式2.7CPLD/FPGA的编程与配置2.7.1CPLD在系统编程2.7.2FPGA配置方式2.7.3FPGA专用配置器件2.7.4使用单片机配置FPGA2.7.5使用CPLD配置FPGA习题第3章Verilog设计入门3.1组合电路的Verilog描述3.1.12选1多路选择器及其Verilog描述3.1.24选1多路选择器及其case语句表述方式3.1.34选1多路选择器及其数据流描述方式3.1.44选1多路选择器及

4、其if语句描述方式3.1.5加法器及其Verilog描述3.2时序模块及其Verilog表述3.2.1边沿触发型触发器及其Verilog表述3.2.2电平触发型锁存器及其Verilog表述3.2.3含异步复位/时钟使能型触发器及其Verilog表述3.2.4同步复位型触发器及其Verilog表述3.2.5异步复位型锁存器及其Verilog表述3.2.6Verilog的时钟过程表述的特点和规律3.2.7异步时序模块的Verilog表述3.3二进制计数器及其Verilog设计3.3.14位二进制计数器及其Verilog表述3.3.2功能更全面的计数器设计习题第4章EDA工具应用初步4.1硬件

5、逻辑电路的一般设计和测试流程4.1.1编辑和输入设计文件4.1.2创建工程4.1.3全程编译前约束项目设置4.1.4全程综合与编译4.1.5仿真测试4.1.6RTL图观察器应用4.2引脚锁定与硬件测试4.2.1引脚锁定4.2.2编译文件下载4.2.3AS直接编程模式4.2.4JTAG间接编程模式4.2.5USB-Blaster编程配置器件使用方法4.2.6图形方式设置引脚锁定4.2.7利用引脚属性定义方式锁定引脚4.3嵌入式逻辑分析仪使用方法4.4编辑SignalTapII的触发信号4.5原理图编辑输入设计流程4.5.1基于原理图的层次化设计流程4.5.2应用宏模块设计频率计4.5.3宏

6、模块逻辑功能查询4.6keep属性应用4.7SignalProbe使用方法4.8Settings设置4.9FitterSettings项设置4.10HDL版本设置及Analysis&Synthesis功能4.11功能块ChipPlanner应用4.11.1ChipPlanner应用流程说明4.11.2ChipPlanner说明4.11.3利用ChangeManager检测底层逻辑4.12Synplify的应用及接口方法4.12.1Synplify使用流程4.12.2Synplify与QuartusII接口习题实验与设计4-1计数器设计实验4-2多路选择器设计实验4-38位全加器设计实验4

7、-4原理图输入法设计频率计4-5十六进制7段数码显示译码器设计4-6数码扫描显示电路设计第5章Verilog设计深入5.1过程中的两类赋值语句5.1.1阻塞式赋值5.1.2非阻塞式赋值5.1.3深入认识阻塞赋值和非阻塞式赋值的特点5.2过程结构总结5.3移位寄存器设计5.3.1含同步预置功能的移位寄存器设计5.3.2模式可控的移位寄存器设计5.3.3使用移位操作符设计移位寄存器5.4乘法器设计及相关语句应用5.4.1参数定义关键词p