基于fpga的视频图像处理系统设计new

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1、SYSPRACTICE系统实践29基于FPGA的视频图像处理系统设计刘奇峰　曾庆立　章枭枭　袁文峰（吉首大学物理科学与信息工程学院　湖南吉首　416000）摘要:本设计采用Altera公司的EP1C6T144C8来控制视频信号采集、存储，并通过奇美公司的LQ035NC111来进行显示。采用VHDL来描述各个功能模块，实现了视频信号的采集、分配、存储、色度空间转换以及显示。整个系统都通过仿真实现和验证，并且通过了硬件系统的测试，能够达到系统稳定的工作要求。关键词：FPGA；VHDL；TFTLCD；SAA7113其进行开发。QuartusII用做模块代码输入以及配置实引言现，Model

2、Sim用来对各个模块进行功能、时序仿真，图像是自然生物或人造物理的观测系统对世界的记SynplifyPro则对各模块进行综合。录，是以物理为载体，以介质来记录信息的一种形式。2视频输入解码电路据学者统计，人类所得的信息有80％以上是来自眼睛摄取的图像。随着人们对视频数据的要求越来越高，高清摄像头所拍摄的信号从SAA7113H的4路模拟信号晰、实时性视频数据量越来越大，视频的实时处理难度输入端中的任何一路输入，经转换后从输出端以VPO也在逐渐增大。基于FPGA的实时高速图像信号处理无方式，输出视频数据。SAA7113H输出的是隔行视频疑是热门的研究方向，采用可编程逻辑器件FPGA来控

3、信号，一帧图像需要传送两次，分别记为奇场图像和制实时显示系统，具有高集成度、高速、高可靠性、灵偶场图像；视频处理的对象是逐行排列的图像信号，活的编程能力、全新的开发设计思想等特点，应用这种因此必须等待一帧图像（连续的奇、偶两场信号）采器件及其支持的硬件描述语言从事电子系统的设计，它集完后，合成到一个图像帧中才能进行后续处理。利打破了软硬件之间的屏障。本文给出了一款基于FPGA用SAA7113H的行、场同步信号，使用可编程逻辑器件的嵌入式实时视频采集系统的设计方法，该系统可以广FPGA构建控制器，可将图像数据写入帧存储器，解决泛应用于公共安全的场所，如银行、机场、车站、商场图像的帧合

4、成问题。为了显示部分提供连续的图像信等。号，采用两个图像帧存储器Ａ和Ｂ交替存储的方式，来暂存采集到的图像数据和需要处理的图像数据，可实现1系统总体设计图像的实时连续采集处理。整个硬件系统分为视频采集模块、TFTLCD显示SAA7113H与FPGA之间的硬件接口如图2.1所示。模块、SRAM处理缓存模块、串口通信模块和电源模块。经过对要实现的功能和占用资源情况的分析，图1系统总体结构图本系统FPGA芯片采用了Altera公司的CycloneI芯片(EP1C6T144C8)。该芯片采用TQFP封装，具有144个管脚以及5980个逻辑单元。在QuartusII、ModelSim和图2.1

5、SAA7113H与FPGA之间的硬件连接SynplifyPro等EDA软件平台下按照FPGA的设计流程对信息系统工程│2010.10.2030SYSPRACTICE系统实践其中J4为视频输入端口，与高清摄像头相连；L5、C31、Y2、C32和C33等元件构成振荡电路，为7113H提供24.567MHZ的时钟参考；VP0~VP7为7113H解码芯片的8位数据输出总线，LCC为数据输出时钟，数据输出频率为27MHZ；RTC0为行同步信号输出端，RTS0为场同步信号输出端，RTS1则为奇、偶数场信号输出，三者配合起来以确保图像被还原时的显示同步；7113H的初始化过程，由FPGA通过SC

6、L和SDA以I2C协议的通信方式配置完成。图3.3RAM读写控制时序3软件部分3.2RAM读写时序控制模块为了解决视频数据的采集输入和显示输出速率的不3.1SAA7113H程序设计匹配问题，引入了高速RAM作为数据缓存。读写控制解码芯片初始化模块主要完成对解码芯片模块则是为了完成对视频信号接收、存储和输出等进行SAA7113H的初始化过程。初始化流程图如图3.1所示。时序控制。由于高速RAM的读操作与写操作不能同时进初始化模块有四个端口，分别为：CLK（系统时钟输入行，只能采用定时刷新的方式来实现读写控制，即在一线），SCL（I2C时钟信号输出线），SDA（I2C数据输出次写入完整

7、的一场数据过后再进行读RAM操作，这样线）和INI_END（初始化结束信号输出线）。SAA7113H便避免了时序混乱的情况发生。实际调试过程中，每接用I2C通信协议初始化时，通信速率要求在400Kbit/s以收到50场数据，写入一帧，即每秒更新一次图像信息。下。本次设计中，将50MHZ的系统时钟进行200分频得到这样做的缺点就是图像更新速度过于缓慢，在图像更新250K用于I2C通信时钟。时，显示无数据输出或输出固定值，这样便产生了显示屏幕闪烁。高速RAM的读、写控制时