一种全数字时钟数据恢复电路的设计与实现

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1、2008年第11期，第41卷通信技术Vol.41，No.11,2008总第203期CommunicationsTechnologyNo.203,Totally·传输·一种全数字时钟数据恢复电路的设计与实现江黎，钟洪声（电子科技大学电子通信大楼704教研室，四川成都610054）【摘要】时钟数据恢复(CDR)电路是数据传输系统的重要组成部分。对于突发的数据传输，传统的锁相环法很难达到其快速同步的要求。对此，文中提出一种改进型超前滞后锁相环法的全数字时钟恢复算法，与同类电路比较，具有数据码率捕获范围宽、捕获时间短的优点。文中还介绍了用FPGA来完成该电路设计。理论分析、仿

2、真和实际测试表明，对非归零码，该电路的码率捕获范围5～20MHz，20MHz码率时相位抖动容限为2ns。【关键词】时钟数据恢复；数据传输；数字锁相；同步【中图分类号】TN919.3+4【文献标识码】B【文章编号】1002-0802(2008)11-0001-03DesignandImplementationofAnAllDigitalClockandDataRecoveryCircuitJIANGLi，ZHONGHong-sheng（CollegeofElectronicsEngineering,UniversityofElectronicScienceandTech

3、elonigyofChengdu,ChengduSichuan610054,China)【Abstract】ClockDateRecovery(CDR)circuitisaimportantpartofdatatransmissionequipment.Fortheburstdatatransmission,thetraditionalphase-lockloopcanhardlyachievetherequirementoffastsynchronization.Whereof,thisessayistryingtoputforwardanimprovedLeada

4、ndLagControlall-numericCDRcalculation,whichischaracterizedwithwidefrequencycapturerangeandrapidcapturetime.ThisessayalsoputsforwardthecircuitdesignbasedonFPGA.Bytheoreticalanalysis,simulationandpracticaltest,thecapturerangeoftheCDRcircuitis5MHzto20MHzwithrapidlockuptime.【Keywords】clockd

5、atarecovery；datatransmission；digitalphase-lock；synchronization；FPGA0引言跟踪数据相位变化。时钟数据恢复电路（CDR）已经是数据传输系统中重要电路。在通信系统中，数据流在信道中传输一般没有带时1设计原理及电路钟，接收端需要从含噪声的信号中恢复出有效的数字信号。1.1结构原理时钟数据恢复电路的功能是找到时钟和相位采样数据，使本电路主要由边沿检测器、频率捕获器、相位跟踪器和数据恢复最稳定可靠。传统的锁相环是跟踪时钟和相位的同步时钟生成器组成，其原理框图如图1所示。与传统的超有效方法，它具有跟踪时钟零频差，跟

6、踪相位差固定等优前滞后锁相环法相比，本电路增加了频率捕获器，改进了同点，在很多时钟恢复中已经有广泛的应用。但是对于突发步时钟生成器。频率捕获器计数两个邻近的数据边沿之间的的数据信号，采用传统锁相环的时钟数据恢复电路往往不本地高频时钟周期，并选取一段时间内的最小值作为超前滞能满足快速同步的要求，大相位的抖动很容易导致失锁，后锁相环同步时钟的基础震荡周期。同步时钟生成器，遇到[1]而锁相环法的锁定时间很长。这里针对突发数据信号的传超前脉冲时，增加同步时钟震荡周期，遇到滞后脉冲时，减输系统，提出了一种全数字的快速锁定的改进型超前滞后少震荡周期外，遇到数据沿后，清零同步时钟计

7、数器。为了时钟数据恢复方法，该方法能够快速确定采样时钟，快速防止进入亚稳态，在边沿检测器中，该电路用本地高频时钟收稿日期：2008-04-09。作者简介：江黎（1983-），男，硕士研究生，主要研究方向为通信系统的高速数据传输；钟洪声（1961-），男，教授，主要研究方向为数字电路设计、SOC等。1采样数据输入，作为CDR电路的输入。钟同步，故相位跟踪电路与本地高频时钟同步。为了增大锁定频率范围，同步时钟生成器的超前滞后调整，不是采用传统超前滞后锁相环法中的扣除门和附加门方法，而是采用加法器。从频率捕获器中获取数据频率后，如果判为数据沿超前，则更改同