soc测试中的低功耗与数据压缩方法研究

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1、合肥工业大学硕士学位论文SoC测试中的低功耗与数据压缩方法研究姓名：刘娟申请学位级别：硕士专业：计算机软件与理论指导教师：欧阳一鸣20090301SoC测试中的低功耗与数据压缩方法研究摘要随着系统集成度与加工技术的飞速发展，特别是系统芯片(System．on．a-Chip，SoC)的出现，集成电路(IntegratedCircuit，IC)进入了一个新的发展时期。SoC采用的是以复用知识产权(IntellectualProperty，IP)核为主的设计技术，将整个系统(或子系统)映射到单个芯片上，极大缩短了开发周期，又可以缩小产品体积、提高系统整体性能。SoC的高集成度和复杂度为S

2、oC测试带来了挑战。一般来说，SoC测试时的功耗比其正常运行时的高得多，这将影响到集成电路的可靠性、性能、成本和电池寿命。同时随着SoC集成IP核数目的增多，测试数据量和测试时间快速增加，使得测试成本显著上升。在SoC测试中，采用扫描结构可提高电路内部节点的可控制性和可观察性。它已成功地应用于当前流行的可测性设计方法中，因此扫描测试中的低功耗方法受到学术界和工业界的关注。测试数据压缩技术是目前能够解决SoC测试数据量问题的一种直接且有效的方法。该技术能在保证测试质量的前提下，有效地减少集成电路的测试数据量和测试时间。本文的主要工作如下：针对低功耗测试问题，本文提出了一种基于选择触发

3、的低功耗扫描链结构。该结构是利用一个和扫描链等长的扫描移位寄存器，对传统扫描链进行改造得到的。它有效地降低了传统扫描链扫描移位过程中的动态功耗，并提高了扫描频率，同时它所需要的测试数据为原始测试向量集的差分向量序列集合，编码压缩差分序列中连续“0”的测试数据后，在解压测试时不需要分离的循环扫描移位寄存器(CyclicalScanRegister，CSR)。在ISCAS’89基准电路上进行的实验表明，该方法与传统的串行扫描技术相比，能有效地降低扫描移位过程中的平均功耗。针对测试数据压缩问题，本文提出了一种新的基于连续和交替序列编码的测试数据压缩方案。该方案采用变长到变长的编码方式对测

4、试序列中连续的“0"和“1"以及交替变化位的长度进行编码。代码字由前缀和尾部组成，用前缀表明编码的序列类型。通过分析可知该方案的解压电路的结构简单，所需的硬件开销很小，对ISCAS’89基准电路的实验结果表明，该编码方法能有效地压缩测试数据。关键词：SoC；测试功耗；扫描链；数据压缩；连续和交替序列TheResearchonLow—PowerandDataCompressionTechniquesinSoCTestABSTRACTWiththeswiftdevelopmentofthesystemintegrationandprocessingtechnology，especial

5、lytheemergenceofSystem-on-a-Chip(SoC)，IntegratedCircuit(IC)hasenteredanewperiodofdevelopment．SoCadoptsthetechniqueofreusableIntellectualProperty(IP)core，andmapsthewholesystem(orsubsystem)toasinglechip，SOitnotonlygreatlyshortensthedevelopmentcycle，butalsocanreducethesizeofproduct，improvesystemo

6、verallperformance．ThehighlevelofintegrationandcomplexityofSoCposechallengesforSoCtest．Generallyspeaking，SoCconsumesmuchmorepowerintestthaninnormalmotion，whichaffecsthereliability．performanceandcostofICaswellasbattery1ife．WiththeincreaseinthenumberofIPcoresintegrated，thetestdatavolumeandtesttim

7、eincreasequickly，whichresultsinasignificantraiseintestcost．ScanstructureiSusedtoimprovethecontrollabilityandobservabilityofinternalnodesofthecircuit．IthasalsosuccessfullybeenusedinthecurrentpopularapproachesofDesignforTestability(DFT)．H