六人智力抢答器的设计

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1、学科分类号：湖南人夂科鞍曇枕专科生毕业设计题目（中文）：智力抢答器的设计（英文）：AnswerIntelligenceDesign学生姓名：卢丽春学号06306136系部：通信与控制工程系专业年级：电子信息工程技术2006级指导教师：田汉平职称：副教授湖南人文科技学院教务处制摘要4关键词4第一章绪论71.1课题研究的相关背景71・2选题的目的和意义71.3国内外研究现状81.4课题研究的内容8第二章智力抢答器的实现工具92.1FPGA开发工具及语言介绍92.1.1Quartus11的概况92.1.2硬件描述语言的选择102.1.3ProtelDXP2004SP2的概述

2、10第三章总体设计方案论论证与对比113.1方案的论证和对比113・1・1方案一113.1.2方案二123.2智力抢答器的工作原理123.3系统结构和模块划分13第四章单元模块与顶层电路VHDL程序设计154.1超前抢答判别模块154.1.1超前抢答判别模块VH叽程序设计：154.1.2超前抢答判别模块元件：174.1.3超前抢答辨别模块的仿真174.2超时抢答判别模块184.2.1超时抢答判别模块VHDL程序设计：184.2.2超时抢答判别模块元件图：204.2.3超吋抢答辨别模块的仿真214.3二十秒倒计时模块:224.3.1二十秒倒计时模块VHDL程序设计：22

3、4.3.2二十秒倒计时模块元件图:234.3.3二十秒倒计时模块模块的仿真234.4抢答成功按键模块244.4.1抢答成功按键模块V11DL程序设计244.4.2抢答成功按键模块元件254.4.3抢答成功选手按键模块的仿真254.5抢答成功报警模块264.5.1抢答成功报警模快VHDL程序设计：264.5.2抢答成功报警模块元件图:274.5.3抢答成功报警模块的仿真274.6加减计分模块284.6.1加减计分模块VH叽程序设计：284.6.2加减计分模块元件图：314.6.3加减计分模块的仿真314.7数码管上的动态显示314.8顶层电路VHDL程序设计374.8.

4、1顶层电路VHDL程序：374.8.2顶层电路仿真:45第五章引脚锁定和下载硬件测试及实验结果465.1实验设备和器件465.2引脚锁定462.3下载和硬件测试及实验结果48总结与展望49参考文献50致谢51附录52附件一：52智力抢答器的设计扌商要:木次设计在EDA开发平台上运用QUARTUS116.0软件和VHDL语言设计四人抢答器电路。电路中设有四个抢答键，可供四人同时抢答；我们利用一个二十进制计数器，将其输入频率设定为一赫兹,成功实现了二十秒倒计吋的功能；我们利用VHDL语言中的IF和CASE语句结合空操作语句NULL实现开始抢答与超前抢答的区别；各个模块配以

5、一时钟频率由蜂鸣器输出可实现抢答成功、超前抢答犯规、超时抢答等各种情况的报警效果；本设计采用的是杭州康芯电子有限公司生产的GW48系列/SOPC/EDA实验开发系统，FPGA冃标芯片型号为Altera公司的Cyclone系列中的EPTC6Q240C8。芯片配置成功后锁定引脚下载即可进行硬件测试:选择实验电路结构图NO.5,使CLK1与CLKOCK5相接（接受1024Hz时钟频率），CLK与CL0CK0相接（接受1Hz时钟频率），报警输岀接SPEAK,四位选手分别对应实验箱上的1〜4键，键7为抢答开始键，当其未按下就进行抢答则为超前犯规，按下后二十秒倒计时开始，选手进行

6、抢答，键5、键6分别为add键、sub键，对答题正确的，为其加分并按下键5,或是答错了就要为其减分并按下键6,按实验箱上的复位键则可重新开始下一轮的抢答。关键词:四人抢答器；数码显示；动态显示；信号封锁；犯规报警。AnswerIntelligenceDesignAbstract:ThisdesigninEDAdevelopsintheplatformtoutilizeQUARTUSII6.0softwaresandtheVHDLlanguagedesignfourpeoplevietoanswerthefirstelectriccircuit.Intheelectri

7、ccircuitisequippedwithfourtovietoanswerthefirstkey,maysupplyfourpeoplealsotovietoanswerfirst;Weuseatwodecadecounter,itsinputfrequencyhypothesiswasonehertz,thesuccesshasrealized20secondscountedwhenbutactuallythefunction;WeuseinVHDLlanguageIFandtheCASEsentenceunifyspatialoperatio