eda期末考试卷

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1、2013—2014学年第1学期EDA期末考试试卷（B卷）一、选择题（每小题2分、共30分）将一个正确选项前的字母填在括号内1.下列模块名哪些是正确的（）A、_inoutB、and2C、inoutD、supply02.从算法表述转换到寄存器传输级（RTL）表述，即从行为域到结构域的综合，被称为（A）。A、自然语言综合B、逻辑综合C、版图综合D、行为综合3.下列数字的表述方式中错误的是（）A、3'o100B、3'H100C、32'd－100D、3'sb1004.已知a=1;b=4b'0000;，那么{a,b}＝（）(A)5'b10000

2、(B)2'b10(C)32h'000000010(D)36h'0000000105.以下关于case语句描述中错误的是（）A、一个case语句里有且只有一个default项。因此，最后一个分支表达式均应写default项。B、在用case语句表达式进行比较的过程中，只有当信号的对应位的值能明确进行比较时，比较才能成功。C、执行完case分项后的语句，则跳出该case语句结构，终止case语句的执行。D、case语句各分分支表达式的值可能互不相同。6.下列关于always语句的描述，错误的是（）A、always语句引导的过程语句结构不

3、是一条单独的语句，它是该程序块的引导语句。B、always语句的中的敏感信号可用逗号区分，也可以用关键词or连接。C、always语句本身属于并行语句，而由其引导的各类语句都属于顺序语句。D、时序电路一般由always语句引导的边沿敏感信号来构建。如果由always语句引导的敏感信号均为电平敏感信号，则该电路一定不是时序电路。7.下列语句中，不属于并行语句的是（）A、过程语句B、assign语句C、元件例化语句D、case语句8.在verilog中，下列语句哪个不是分支语句？（）A、if-elseB、foreverC、casezD、

4、casex9.awaysbegin#15clk=0；#30clk=~clk;end产生的波形（）A、占空比1/3B、clk=1C、clk=0D、周期为3010.在Verilog中定义了宏名`definesumx+y，下面宏名引用正确的是（）A、out='sum+d;B、out=sum+d;C、out=`sum+d;D、都不正确11.31、Verilog程序中有两条语句reg[15:0]A和regMEM[15:0]，以下语句中错误的是（）(1)A[5]=1’b0;(2)MEM[7]=1’b0;(3)A=16’hFFFF;(4)MEM=

5、16’hFFFF;12.（）的仿真文件必须来自具体器件的适配器，综合后所得的EDIF文件通常作为FPGA适配器的输入文件。A、编译B、功能仿真C、时序仿真D、综合13.设A＝5'b01010,B=4'b0001,C=4'b0z10,D=4'b0z10,E=3'bx10则下述表达式中错误的是（）A、(E==4'b0x10)=0B、(A&&E)=1'b0C、(A

6、

7、B)=1D、(C==D)=114.已知always#1Count=C+1;则变量C的数据类型为（）A、wireB、regC、integerD、wire/reg15.在veri

8、log语言中整型数据与（）位宽的二进制数寄存器类型是相同的。A、8B、16C、32D、64二、名词解释，写出下列英文缩写或名词的中文含义（10分，每题2分）三、填空题（每空2分，共20分）1.$time可以返回一个以位的整数来表示当前的仿真时刻值。返回的时间数字是一个实数型。2.$monitor与$display的不同之处在于$monitor往往在块中调用，只要不调用，$monitor便不间断地对其所设定的信号进行监视。3.Verilog程序有3类描述语句，分别是语句、语句和语句。4.阻塞性赋值符号为，非阻塞性赋值符号为。5．$st

9、op任务的作用是把EDA工具(例如仿真器)置成模式，在仿真环境下给出一个交互式的命令提示符，将控制权交给用户。五、程序设计题（30分）1、试用verilog语言产生如下图所示的测试信号（7分）2、试设计一个异步清零、模7的同步加法计数器，并画出其功能仿真图（11分）3、如图表示5－3所示为以格雷码编码方式设计的一个检测101信号的方块图、状态图和状态表。试用verilogHDL语言补全这个状态机程序。（12分）图5－3状态图参考程序：modulemealy(clk,Din,reset,Qout);inputclk,reset;inp

10、utDin;outputQout;regQout;parameter[1:0]S0=2'b00,S1=2'b01,S2=2'b11;reg[1:0]CS;reg[1:0]NS;always@(posedgeclkornegedgere