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时间:2019-02-01
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1、第一章绪论第一章绪论§1.1可测性设计的研究背景测试是人们认识客观世界的基本方法,是信息工程的重要组成部分及基本。在科学技术水平高度发展的今天,测试工作已经处于各种现代设备与系统设计和制造的首位,并成为生产效率、制造能力的重要标志。目前,据保守估计,测试成本已[1]经占研发系统总成本的百分之五十甚至更高,而且测试所花费的时间往往比系统设计本身要长的多,大大拖累了开发进度。因此在现代系统开发领域,测试已经成为现代装备系统的设计和制造的关键因素,是保障现代装备系统实际性能指标的重要手段。随着近年来计算机技术以及微电子技术的突飞猛进,集成电
2、路设计水平不断提高,微处理器和其他ASIC、VLSI电路等大规模、超大规模集成电路得到了广泛的应用,数字系统集成度以惊人的速度发展,器件集成度和复杂性的急剧增大导致了电路的集成密度越来越大。同时,人们对高密度数字系统的可靠性要求也越来越高。特别是进入纳米工艺时代以来,设计者通过将众多不同功能的IP核(IntellectualProperty)集成到单芯片上构成了功能强大且易用的SoC片上系统(SystemOnaChip),其复杂的结构导致在生产过程中发生故障的几率大大增加且测试工作变得[2]越来越复杂。显然,过去传统的设计方案已经不适
3、合于新产品的需求。新的设计思想认为测试问题应该在设计一开始就考虑到整个系统中,并在设计前端就解决棘手的测试问题。这就需要设计人员在设计系统和电路时同时考虑所设计系统与电路的可测性问题,这就引入了可测性设计DFT(DesignforTestability)技术。可测性是影响与测试相关的各成本的设计特征,优秀的可测性设计应使电路与系统中的各个模块处于理想状态,故障易隔离且状态易观察。由此可以得出可测性设计具有两个方面的特征,一是可观性,二是可控性。可观性表示电路中任意节点的值的原始输出值可观察的难易程度,可控性表示将电路内部任意节点置为期
4、望逻辑值的难易程度。随着可测性设计技术的发展和相关应用的深入,系统化可测性设计技术(SystematicTechnique)也得以快速发展,例如扫描路径法、BIST测试和边界扫描技术的应用更加广泛,成为了可测性设计和应用的主流。考虑到测试成本等问题,采用可测性设计必须权衡测试成本和利益。例如扫描路径技术可以显著降低测试向量的生成成本,BIST方法可以降低自动测试设备的复杂性和应用成本,但同样会给芯片电路本身带来面积开销增大等问题,但总体来说利大于弊。图1.1直观的显示了可测性设计(DFT)在节约测试成本方面相对于1基于IEEEP168
5、7的可测性设计研究非可测性设计(UD)的优势。250200150UDDFT1005001234567*10000电路规模图1.1UD与DFT测试成本比较§1.2常用可测性设计方法§1.2.1扫描路径法扫描路径法主要是获得对触发器的可观察性和可控性,将测试数据从系统的一端通过移位触发器等组成的数据通路串行移动,并在数据的输出端对数据进行比对[3]分析,以此来提高电路中节点的可控性和可观测性,达到测试芯片内部的目的。通常来说对时序电路进行测试非常复杂,但通过将时序电路内部触发器置换为具有扫描功能的扫描触发器并连接成扫描链使得电路的初始化更
6、加容易,同时电路的可观察性和可控性也得到加强,从而减少了时序电路的测试生成过程,对时序电路的测试比较有效。图1.2所示为同步时序电路扫描路径法的两种模式。PIPOPIPO组合逻辑电路组合逻辑电路触发器触发器ScanOutScan-in工作模式测试模式Scan-Enable图1.2扫描路径法工作模式2第一章绪论§1.2.2内建自测试内建自测试(BIST)是现在应用非常广泛的集成电路DFT方法,其通过在芯片内部增加自测试结构,内建测试适量生成器(TestPatternGenerator,TPG)和响应分析器(SignatureAnalys
7、is,SA),从而可以不依靠外部测试设备直接在芯片内部[4]完成对芯片的测试,而且测试过程可按系统工作频率进行。如图1.3所示为BIST一般测试结构。测试矢量生成被测电路响应分析BIST控制器图1.3BIST一般测试结构BIST方法可以分成两类:一类是在线BIST,其中包含了并发和非并发两种方[5]式;另一类是离线BIST,包含了结构和功能两种方式。在线BIST是指在正常工作模式下进行BIST测试。其中并发在线BIST方式是指测试进行时电路的正常操作同时进行,经常用于编码和比较电路中。非并发在线BIST方式是指在被测电路空闲状态下进行
8、测试,经常应用在电路的故障诊断中,测试过程可以随时中断,并恢复正常操作。离线BIST是指测试不在电路的正常工作条件下进行,可应用在板级、系统级和芯片级测试中,也可用于制造现场和操作级测试,但缺点是由于只能在电路不正常工作
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