eda实验一3-8译码器的设计

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1、《电子设计自动化》实验报告实验实验名称:3—8译码器的设计专业及班级：姓名：学号:一.实验目的:1.掌握组合逻辑电路的设计方法。2.掌握VHDL语言的基本结构及设计的输入方法。3.掌握VHDL语言的基本描述语句的使用方法。实验步骤（附源代码及仿真结果图）:1.建立工程，QuartusII-File-Newprojectwizard（注意工程目录屮不能出现屮文字符,不能建立在桌而上）；弹岀窗口如图2-3所示。图2-3NewProjectWizard窗口2.点击next,在出现的对话框中输入如下项H信息：a.项冃路径，如：D:EDAexperi

2、mentdecoder38;b.项目名称,如：decoder38o如图2・4所示：图2・4项目路径和项目名称对话框1.点击2次next后,出现如图2-5所示的对话框:a.Devicefamily中选择CycloneIVE;b.Availabledevices中选择EP4CEII5F29C7.3NewProjectVJizdrdFamily&DeviceSettings[page3of5]SelecttheenddeviceyouwanttotorgetforcompUbon.Showh•Availabledevices'1stJ.^>owa

3、dvanceddevices'HardcopycocwnbieonOevkefamlyFamty:[CydonervEDevices:

4、AllTargetdesceAutodevicesdectedbytheFitter0Speoficdesceselectedin'Avaiabledevices*listOther:n/aAxartabtedevices:NameCoreVoltageLEsUserI/OsMcinoryBitsEmbeddedmultiplier9bitelementsPLL>5>4CEU5F2318L1.0V11448

5、02813981312532J4

6、EP

7、52913%13125MCE115F29C81.2V11448052939813125324田4CE115F29I8L1.0V11-H8052939813125324▼4ntbCompaniondeviceHardCopy:[「Ljf^tDS

8、P&RAMtoHardCopydeviceresources<时][张戒>]&nahCaned

9、時]图2-5器件选择窗口2.点击next后，出现EDAT•具设置对话框。在Simulation一行中，ToolName选择ModelSim-Altera,Fomat(s)选择VHDL,如图2-6所示。图2-6EDA工具设置对话框5.点击next,出现如图2・7所示的对话框:图2・7新建项H汇总对话框6.点击Finish后,出现如图2・8所示的界面:图2-8decoder38项H界而7.点击File->New->VHDLFile,如图2-9所示。点击

10、ok关闭对话框。NewNewQuartusIIProject厶DesignFilesAHDLFileBlockDiagram/SchematicFileEDIFFileQsysSystemFileStateMachineFileSystemVerilogHDLFileTdScriptFileVHDLFileVerilogHDLFile厶MemoryFilesHexadecimalQntel-Format)FileMemoryInitializationFile▲Verification/DebuggingFilesIn-SystemSourc

11、esandProbesFileLogicAnalyzerInterfaceFileSignalTapIILogicAnalyzerFile厶OtherFilesAHDLIndudeFileBlockSymbolFileChainDescriptionFileSynopsysDesignConstraintsFileTextFile

12、OK

13、fCancel

14、Help图2・9新建VHDL文件窗口8.在文本编辑框内键入如下程序:LIBRARYieee;USEieee.std_logic_1164.ALL;ENTITYdecoder38ISPORKA,

15、B,C,G1,G2A,G2B:INSTDLOGIC;Y:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDdecoder38;ARCHITECTU