eda数字钟的设计实验报告

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1、成绩指导教师日期五邑大学实验报告实验课程名称:EDA实验院系名称：信息工程学院专业名称:通信工程(物联网)(-)实验目的：设计并实现具有一定功能的数字钟。掌握各类计数器及它们相连的设计方法，掌握多个数码管显示的原理与方法，掌握FPGA的层次化设计方法，掌握VHDL语言的设计思想以及整个数字系统的设计。此数字钟具有吋，分，秒计数显示功能,能实现清零，调节小时，分钟以及整点报时的功能。(―)实验器材：计算机一台，EDA实验箱一台。(三)实验原理：IlliIlli1111nrinririri秒脉冲四）实验内容：1•正常的

2、时、分、秒计时功能，分别由6个数码管显示24小时、60分钟，60秒钟的计数器显示。2.按键实现“校时”“校分”功能；3•用扬声器做整点报时。当计时到达59'50”时鸣叫。方案：利用试验箱上的七段码译码器（模式7）,采用静态显示，系统时钟选择lHzo整个系统可以是若干文件组成，用PORTMAP实现的方式；也可以是一个文件用多进程方式实现；亦或者是用文木和图形混合的方式实现；亦或者是用IFM参数化模块实现。D785译码译码扬声器PIO19-PIO16PIO23-PIO20PIO27-PIO249)PIO31-PIO28

3、PIO35-PIO32PIO39-PIO36FPGA/CPLD目标芯片65430201IO47IO46IO451044104310421041104047654320pppppppp键8讎3键2键1魄5实验电路结构图N07（五）实验步骤:1.新建一个文件夹，命名为shuzizhong.2.输入源程序。打开QuartusII,选择File-^new命令。在New窗口中的DesignF订es栏选择编译文件-的语言类型，这里选择VHDLFile选项。然后在VHDL文木编译窗口中输入秒模块程序。秒模块源程序如下:1ibra

4、ryieee;useieee.std_logic_l164.all;useieee.std_logic_unsigned.all;entitySECONDisport(elk,clr:instdlogic;时钟/清零信号seel,secO:outstd_logic_vector(3downto0);秒高位/低位co:outstd_logic);输出/进位信号endSECOND;architectureSECofSECONDisbeginprocess(elk,clr)variablecntl,cntO:std_lo

5、gic_vector(3downto0);计数beginifclr=，Tthen当ckr为1时，高低位均为0ent1:二〃0000〃；cntO:二〃0000〃；elsifelk'eventandelk二'1'thenifcntl二"0101〃andcntO二"1000〃then当记数为58(实际是经过59个记时脉冲)co〈二']';进位cntO:二〃1001〃;——低位为9elsifcnt0

6、then高位小于5吋cntl:=cntl+l;elsecntl:二〃0000〃；co〈二'0';endif;endif;endif;secl<=cntl;sec0<=cntO;endprocess;endSEC;2.文件存盘。选择File-SaveAs命令，找到己经设立的文件夹，存盘文件名应与实体名一致。3.创建工程。打开并建立新工程管理窗口，选择File-NewProjectWizard命令，即弹出设置窗口，命名为1023019857o5•将设计文件加入工程中。单击Next按钮，在弹出的对话框中单击File栏后的

7、按钮，单击AddAll按钮，将与工程相关的所有VHDL文件都加入此工程。6.选择目标芯片。单击Next按钮，选择目标器件，首先在DeviceFami]y下拉列表框中选择Cyclone系列。分别选择Package为TQFP,Pincount为144和Speedgrade为&选择此系列的具体芯片为EP3C5E144C8。7.工具设置。单击Next按钮后，弹出的下一个窗口是EDA工具设置窗口—EDAToolSettings.&结束设置。再单击Next按钮后即弹出工程设置统计窗口，单击Finish按钮,即已设定好此工程。9

8、.全程编译。选择Processing—StartCompilation命令，启动全程编译。10.编译成功后，将VIIDL文件设置成可调用的文件。在秒模块程序文件SECOND处于打开的情况下，选择菜单_File-^Creat/Update-^CreatSymbolFilesforCurrentFile,进行封装（元件文件名为SECOND），以便在高层次设计中调