eda数字钟的设计实验报告(1)

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1、成绩指导教师日期五邑大学实验报告实验课程名称:EDA实验院系名称:专业名称:实验项目:信息工程学院物联网数字钟的设计、实验目的1、掌握可编程逻辑器件的应用开发技术，设计输入、编译、仿真和器件编程;2、熟悉一种EDA软件使用；3、掌握Verilog设计方法；4、掌握分模块分层次的设计方法；5、用VeHlog完成一个多功能数字钟设计。二、实验仪器1、计算机一台2、EDA实验板一块3、导线若干三、实验原理厂I厂

2、门厂I厂

3、厂

4、□[I□□□□460进制4计数器计数器4—计数器秒脉冲1、正常的时、分、秒计时功能，分别由6

5、个数码管显示24小吋、60分钟，60秒钟的计数器显示。2、按键实现“校时”“校分”功能；3、用扬声器做整点报时。当计时到达59’50”时鸣叫。四、实验步骤及各程序1、列写多功能数字钟设计一层次结构阁2、拟定数字钟的组成框图，在QuartusII软件中，使用Verilog语言输入，采用分层次分模块的方法设计电路；分别建立mod60和modl2的verilog模块。Mod60模块的源程序如下：modulemod60(elk,gw,sw,clr,carry_bit);inputelk,clr;output[3:0]g

6、w,sw;outputcarry_bit=0;reg[3:0]sw;reg[3:0]gw;regcarry_bit=0;always@(posedgeelk)beginif(!clr)begingw=0;sw=0;endelseif(sw==5&&gw==9)begingw=0;sw=0;carry_bit二1;endelseif(gw==9)begingw=0;SW二SW十1;endelsebegingw=gw+1;carry_bit=0;endendendmoduleModl2模块的源程序如下：module

7、modl2(elk,gw,sw,clr);inputelk,clr;output[3:0]gw,sw;reg[3:0]sw;reg[3:0]gw;always@(poscdgcelk)beginif(!clr)begingw<=0;sw<=0;endelseif(gw==9)begingw<=0;SW〈二SW十1;endelseif(sw==1&&gw==1)begingw<=0;sw<=0;endelsegw<=gw+1;endendmodule3、分别对mod60和mod12进行仿真Mod60模块编译成功：

8、Uoderoaerred.

9、

10、F««»PmdlCuMorrize.Lcckhi™3」InduceLh,I」咏INocksFotndNawlAsiPrefectKs^oaeorKntityL.Iclock彩mu(J60.vfs77%?%■c9M—r*«o给CycloneII：EF2C?0?€9€C641^•l»?carclny5€78910111219HIS1<17IB19202123iypeKeaaaje73wzw诊改©►co

11、►.炒彤«oBxto^uiemodCO(elk,gw,aw,clr,caxzy_b

12、x^>jmpucelk,clz;output(3:0)gw,«w;outputcarry_bi^-0;xcq(3:0]aw;r«o(3:0)gw;regcarry_bix-O;always9(pcsedeecllc)BbeginBif(!clr>beginQuartusn©FlowAruityroCurrentRl#0大三零习fiH4^0pp«大三貫二等期EDAEDAMZZ?$J2ScI

13、enseserver**16058X0.10.111.201"--thisserverwillbeignoredInfos••••••••••••••••••••••••••••••••••••••••••••••*••••••••••••••••••••Info:RunningQuactusZZXr.elyzeCUxr«ntFiX«Info:Cocsand:quar^ua_nap--r««d_oe^cioga_£llc»^?n--xrit«_»€ttlng»_£ileff^3ffclock-cclockInf

14、o:ModerrvJerM