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1、《数字逻辑系统设计实习报告》题目：数字式竞赛抢答器学院：电子工程信息技术班级：B0911姓名：孙全宝学号：38主要内容：设计一个可容纳6组参赛的数字式抢答器，当第一个人按下抢答按钮时，其他组的按钮不起作用。当主持人按下“复位”按钮，所有组的按键才可用。基本耍求：1、设计一个可容纳6组参赛的数字式抢答器，每组设一个按钮，供抢答使用。2、抢答器具有第一信号鉴别利锁存功能，使除第一抢答者外的按钮不起作用。3、设置一个主持人“复位”按钮。4、主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，有指示灯显示抢答组别，扬声器发出2-3秒的音响。5、设置一个计分电路，每组开始预置100分，由主持人记分
2、，答对一次加10分,答错一次减10分。一、总体设计思想1•基本原理本设计为六路智能抢答器，所以这种抢答器要求有六路不同组别的抢答输入信号，并能识别最先抢答的信号，直观地通过数显和蜂鸣等方式显示出组别;对回答问题所用的时间进行计时、显示、超时报警、预置答题时间，同时该系统还应有复位、倒计时启动功能。抢答过程：主持人按下系统复位键（RST）,系统进入抢答状态，计时模块和计分模块输出初始信号给数码显示模块并显示出初始值。当某参赛组抢先将抢答键按下时，系统将其余三路抢答信号封锁，同时扬声器发出声音提示，组别显示模块送出信号给数码显示模块，从而显示出该抢答成功组台号，并一直保持到下一轮主持人将系统清零
3、为止。主持人对抢答结果进行确认，随后，计时模块送出倒计时计数允许信号，开始回答问题，计时显示器则从初始值开始以计时，在规定的时间内根据答题的正误来确定加分或减分，并通过数码显示模块将成绩显示出来。计时至0时，停止计时，扬声器发出超时报警信号，以中止未回答完问题。当主持人给出倒计时停止信号时，扬声器停止鸣叫。若参赛者在规定时间内冋答完为题，主持人可给出倒计时计数停止信号，以免扬声器鸣叫。主持人按下复位键，即RST为高电平有效状态，清除前一次的抢答组別，又可开始新的一轮的抢答。此抢答器的设计中釆用自顶向下的设计思路，运用VHDL硬件描述语言对各个模块进行层次化、系统化的描述，并且先设计一个顶层文
4、件，再把各个模块连接起来。2•设计框图总体设计电路KI11IRNIS2R2S*血&编贰ooOQZIZ12214kLn1:1IM)1、模块设计和相应模块程序将该任务分成儿个模块进行设计，分别为：抢答器鉴别模块、抢答器记分模块、译码模块、数选模块、报警模块，最后是撰写顶层文件。抢答器鉴别模块：在这个模块中主要实现抢答过程中的抢答功能，并能对超前抢答进行警告,还能记录无论是正常抢答还是超前抢答者的台号，并且能实现当有一路抢答按键按下吋，该路抢答信号将其余过滤抢答封锁的功能。其中有六个抢答信号sO、si、s2>s3、s4、s5；抢答使能信号s；抢答状态显示信号states；抢答与警报吋钟信号clk2
5、；系统复位信号rst；警报信号tmp。抢答鉴别模块图rststates[3..O]clk2ImpsOsis2S3s4s5qdjbVHDL源程序libraryieee；--抢答鉴别模块useieee.std_logic_1164.all；useieee・std_logic_unsigned.all；entityqdjbisport(rst,clk2：instcUogic；s0,s1,s2,s35s45s5：instcUogic；states：buffe「std_logic_vector(5downto0)；tmp：outstcLIogic)；endqdjb；architectureoneofq
6、djbissignalst：std_logic_vector(5downto0)；beginp1:process(sO,rst,s1,s2,s3,s4,s5,clk2)beginifrst='O,thentmp<=,0,；st<=,,0000H；elsifclk2'eventandclk2=1'thenif(s0='1'orst(0)='1')andnot(st(1)=,1'orst(2)='1'orst(3)='1'orst(4)=,1'orst(5)='1')st(o)<='r；endif；if(s1='11orst(1)<='1'；endif；if(s2=,1,orst(2)<='r；
7、endif；if(s3='rorst(3)<='r；if(s4='11orst(4)='1')andnot(st(0)='1'orst(1)='1'orst(2)='11st(4)<='1'；endif；if(s5='11orst(5)='1')andnot(st(0)='11orst(1)='11orst(2)='11st(5)<=,1,;endif；st(1)=,1')andnot(st(0)=l1'st
