基于vhdl语言的函数发生器的设计

基于vhdl语言的函数发生器的设计

ID:31036604

大小:71.50 KB

页数:10页

时间:2019-01-05

基于vhdl语言的函数发生器的设计_第1页
基于vhdl语言的函数发生器的设计_第2页
基于vhdl语言的函数发生器的设计_第3页
基于vhdl语言的函数发生器的设计_第4页
基于vhdl语言的函数发生器的设计_第5页
资源描述:

《基于vhdl语言的函数发生器的设计》由会员上传分享,免费在线阅读,更多相关内容在工程资料-天天文库

1、基于VHDL语言的函数发生器的设计发布者:刘冬香发布时间:2007-4-1110:17:00内容摘要VHDL语言是--种用于数字系统的设计和测试的高级硬件描述语言,函数发生器的设计采用0顶向下的系统设计的方法,通过MAX+plusI【开发环境进行编辑、综合、波形仿真,并下载到CPLD器件中,采用模块化的设计,对功能的修改和增加,只要修改VHDL源程序,而不必更改硬件电路。实现数字系统硬件的软件化。正文文字大小:大中小基于VHDL语言的函数发牛器的设计刘冬香摘要:VHDL语言是一种用于数字系统的设计和测试的高级硬件描述语言

2、,函数发生器的设计采用自顶向下的系统设计的方法,通过MAX+plusII开发环境进行编辑、综合、波形仿真,并下载到CPLD器件中,釆用模块化的设计,对功能的修改和增加,只要修改VHDL源程序,而不必更改硬件电路。实现数字系统硬件的软件化。关键词:VHDL;函数发生器;层次设计;波形仿真;1.引言函数发生器可以用模电、数电、单片机等来实现,这里介绍的是由VHDL语言通过CPLD来实现。VHDL语言是随着集成电路系统化和高度集成化的发展而逐步发展起來的,是一种舟于数字系统的设计和测试的硬件描述语言。相比传统的电路系统的设计方

3、法,VHDL具有多层次描述系统硕件功能的能力,支持自顶向下和基于库的设计的特点,因此设计者可以不必了解駛件结构。从系统设计入手,在顶层进行系统方框图的划分和结构设计,在方框图一级用VHDL对电路的行为进行描述,并进行仿真和纠错,然后在系统一级进行验证,最后再用逻辑综合优化工具牛成具体的门级逻辑电路的网表,下载到具体的CPLD器件中去,从而实现可编程的专用集成电路(ASIC)的设计。1.函数发生器的设计思路函数发生器有波形选择开关控制波形的输出,分别能输出正眩波、方波、三角波和锯齿波四种波形,考虑程序的容量,每种波形在一个

4、周期内均取32个取样点。本设计采用自顶向下的设计方法进行设计。系统的框图如下图。CLOCK为系统时钟,CLR为系统清零信号,S是波形选择数码开关,系统获得的数字信号经D/A转换器即可转换成模拟信号输出波形。2.顶层设计顶层的设计是把下层各模块连接起來,采用文本输入的方式,通过元件例化的方法,调用各元件,实现函数发生器的设计。其程序如下。libraryieee;useieee.std_logic_1164.all;useieee.std」ogic_unsigned.all;entityhanshufashengisport

5、(clock:instdjogic;clr:instd」ogic;s:instd_logic_vector(1downto0);qq:outstd」ogic_vector(7downto0));endhanshufasheng;architecturebehaveofhanshufashengiscomporientxuanzeqiport(sel:instd」ogic_vector(1downto0);d3,d2,d1,d0:instd」ogic_vector(7downto0);q:outstd」ogic_vecto

6、r(7downto0));endcomponentxuanzeqi;comporientzhengxianboport(clk:instd」ogic;reset:instdjogic;q:outstd」ogic_vector(7downto0));endcomponentzhengxianbo;comporientsanjiaobolport(clk:instd」ogic;reset:instdjogic;q:outstd」ogic_vector(7downto0));endcomponentsanjiaobol;com

7、ponentjuchiboport(clk:instdjogic;reset:instdjogic;q:outstd_logic_vector(7downto0));endcomporientjuchibo;comporientfangboport(clk:instdjogic;reset:instdjogic;q:outstd_logic_vector(7downto0));endcomponentfangbo;signalt1:std」ogic_vector(1downto0);signalt2,t3,t4,t5:s

8、td」ogic_vector(7downto0);beginu1:xuanzeqiportmap(sel=>s,q=>qq,d0=>t2,d1=>t3,d2=>t4,d3=>t5);u2:zhengxianboportmap(clk=>clock,reset=>clr,q=>t2);u3:sanjiaobolport

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。