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1、1.具有CLK,Q端口的简单加法计数器，要程序和最后的RTL图;LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT4ISPORT(CLK:INSTD.LOGIC;Q:OUTINTEGERRANGE15DOWNTO0);END;ARCHITECTUREbehavOFCNT4ISSIGNALD,Q1:INTEGERRANGE15DOWNTO0;BEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK=
2、fVTHENQIv二D;ENDIF;ENDPROCESS;D<=QI+1;Q<=Q1；ENDbehav;2.具有异步清零aclr,CLK,Q端口的加法计数器，要程序和最后的RTL图;LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT4ISPORT(CLK,ACLR:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(15DOWNTO0));END;ARCHITECTUREbehavOFCNT4ISSIG
3、NALQI:STD_LOGIC_VECTOR(15DOWNTO0);BEGINPROCESS(CLK,ACLR)BEGINIFACLR=,O,THENQlv=(OTHERS二>O);ELSIFCLKEVENTANDCLK二TTHENQ1<=Q1+1;ENDIF;ENDPROCESS;Q<=Q1；ENDbehav;Q[15..O]1.具有同步清零sell,CLK,Q端口的加法计数器，要程序和最后的RTL图;LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSI
4、GNED.ALL;ENTITYCNT4ISPORT(CLK,SCLR:INSTD_LOG1C;Q:OUTSTD_LOGIC_VECTOR(15DOWNTO0));END;ARCHITECTUREbehavOFCNT4ISSIGNALQI:STD_LOGIC_VECTOR(15DOWNTO0);BEGINPROCESS(CLK,SCLR)BEGINIFCLK'EVENTANDCLK二TTHENIFSCLR二TTHENQI"(OTHERS二>O);ELSEQ1<=Q1+1;ENDIF;ENDIF;ENDPROCESS;Q<=Q1
5、;AririnMUX21Q1[15.・0]l^Qf15..0lENDbehav;CLK>SCLRI~>1.具有异步置位apre,CLK,Q端口的加法计数器，要程序和最后的RTL图;LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT4ISPORT(CLK:INSTD.LOGIC;APRE:INSTD_LOGIC;Q:OUTSTD_L0GIC_VECT0R(3DOWNTO0));END;ARCHITECTUREbehavO
6、FCNT4ISSIGNALQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK,APRE)BEGINIFAPRE二TTHENQlv=”0001”；ELSIFCLK'EVENTANDCLK=TTHENQK=Q1+1;ENDIF;ENDPROCESS;AddO1.具有同步置位spre,CLK,Q端口的加法计数器，要程序和最后的RTL图;LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCN
7、T4ISPORT(CLK:INSTD.LOGIC;SPRE:INSTD_LOGIC;Q:OUTSTD_L0GIC_VECT0R(3DOWNTO0));END;ARCHITECTUREbehavOFCNT4ISSIGNALQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK,SPRE)BEGINIFCLKfEVENTANDCLK二TTHENIFSPRE二TTHENQlv=”0001”;ELSEQK=Q1+1;ENDIF;ENDIF;ENDPROCESS;Q[3..O]1.具有异步清零ac
8、lr,异步置位apre,CLK,Q端口的加法计数器，要程序和最后的RTL图；LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT4ISPORT(CLK:INSTD.LOGIC;ACLR
