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时间:2018-12-20
《基于vhdl语言的数字秒表的实现设计说明书》由会员上传分享,免费在线阅读,更多相关内容在应用文档-天天文库。
1、数字秒表姓名学号:16基于VHDL语言的数字秒表的实现[摘要]:随着基于EDA技术的发展和应用领域的扩大与深入,EDA技术在电子信息、通信、自动控制及计算机应用等领域的重要性日益突出。本文详细介绍EDA课程设计任务——数字秒表的设计的详细设计过程及结果,并总结出心得体会。 [关键字]:EDA技术;VHDL语言;数字秒表 EDA技术作为现代电子设计技术的核心,它依赖强大的计算机,在EDA工具软件平台上,对以硬件描述语言HDL为系统逻辑描述手段完成的设计文件,自动地完成逻辑编译、逻辑简化、逻辑分割、逻辑综合,以及逻辑优化和仿真测试,直至实现
2、既定的电子线路系统功能。笔者详细介绍在QUARTUSII软件环境下开发基于VHDL语言数字秒表的设计。1设计方案1.1?系统功能要求(1)具有时钟秒表系统功能要求显示功能,用6个数码管分别显示时、分、秒;计时范围为:00:00:00~23:59:59。(2)计时精度是1s;(3)具有启/停开关,复位开关,可以在任何情况下使用。1.2?总体框图根据系统设计要求,系统的底层设计主要由六十进制计数器模块、二十四进制计数器模块、分频模块、LED显示模块组成。系统顶层设计图如图所示:图中左边为三个输入信号en,clk,reset;分为启/停开关,时
3、钟信号和复位开关。中间是从上倒下时count24,count60,count60,fenpinqi;16右边是clock1和输出信号wei[3..0],led[6.0]。2?模块功能设计由六十进制计数器模块、二十四进制计数器模块、分频模块执行计时功能,输入信号是256Hz,通过分频后为1hz,时钟信号是1Hz作为秒表的秒输入,秒为60进制计数器,分也为60进制计数器,小时采用二十四进制计数器,各级进位作为高位的使能控制。2.1六十进制计数器模块该模块部分VHDL源程序如下:LIBRARYieee;USEieee.std_logic_116
4、4.ALL;USEieee.std_logic_unsigned.ALL;ENTITYcount60ISPORT(en,Reset,clk:inSTD_LOGIC;qa:outSTD_LOGIC_VECTOR(3DOWNTO0);qb:outSTD_LOGIC_VECTOR(3DOWNTO0);rco:OUTSTD_LOGIC);ENDcount60;ARCHITECTUREaOFcount60ISBEGINprocess(clk)variabletma:STD_LOGIC_VECTOR(3DOWNTO0);variabletmb:STD
5、_LOGIC_VECTOR(3DOWNTO0);beginIfReset='0'thentma:="0000";tmb:="0000";elsifclk'eventandclk='1'thenifen='1'then16rco<=tmb(2)andtmb(0)andtma(3)andtma(0);iftma="1001"thentma:="0000";iftmb="0101"thentmb:="0000";elsetmb:=tmb+1;endif;elsetma:=tma+1;endif;endif;endif;qa<=tma;qb<=t
6、mb;endprocess;ENDa;2.2二十四进制计数器模块该模块部分VHDL源程序如下:LIBRARYieee;USEieee.std_logic_1164.ALL;USEieee.std_logic_unsigned.ALL;ENTITYcount24ISPORT(en,Reset,clk:inSTD_LOGIC;qa:outSTD_LOGIC_VECTOR(3DOWNTO0);qb:outSTD_LOGIC_VECTOR(3DOWNTO0));ENDcount24;ARCHITECTUREa1OFcount24ISBEGINpr
7、ocess(clk)variabletma:STD_LOGIC_VECTOR(3DOWNTO0);16variabletmb:STD_LOGIC_VECTOR(3DOWNTO0);beginIfReset='0'thentma:="0000";tmb:="0000";elseifclk'eventandclk='1'thenifen='1'theniftma="1001"thentma:="0000";tmb:=tmb+1;elsiftmb="0010"andtma="0011"thentma:="0000";tmb:="0000";el
8、setma:=tma+1;endif;endif;endif;endif;qa<=tma;qb<=tmb;endprocess;ENDa1;2.3分频器模块该模块部分VHDL源程序如下:LIB
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