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时间:2018-12-08
《静态时序分析基础与应用连载(2).doc》由会员上传分享,免费在线阅读,更多相关内容在学术论文-天天文库。
1、静态时序分析基础与应用连载(2) 除了Clock之外,对于电路其他输出输入端点及其周边的环境(BoundaryCondiTIon)也要加以描述。在说明BoundaryCondiTIon之前,我们得对路径(Path)有更进一步的了解。上文曾提及STA会将电路中所有的Path找出来加以分析,但Path的定义是什么呢? Path根据起点及终点可以分为4种: 由Flip-FlopClock输入到Flip-Flop资料输入(图十七左上)。由主要输入(PrimaryInput,简称PI)到Flip-Flop资料输入(图十七右上)。由Flip-Fl
2、opClock输入到主要输出(PrimaryOutput,简称PO)(图十七左下)。由主要输入到主要输出(图十七右下)。当Clock规格确定了之后,第1种Path的时序限制(TImingConstraint)就自动的给定了。为了给定其他3种Path的时序限制,我们必须定义BoundaryCondiTIon。 图十七 一般来说,我们会定义下列的BoundaryCondition: DrivingCell:定义输入端点的推动能力(图十八)。InputTransitionTime:定义输入端点的转换时间(图十八)。OutputCapac
3、itanceLoad:定义输出负载(图十八)。InputDelay:输入端点相对于某个Clock领域的延迟时间。(图十九,Delayclk-Q+a)OutputDelay:自输出端点往外看相对于某个Clock领域的延迟时间。(图十九,c)在这些BoundaryCondition定义之后,上述4种Path事实上都可看成是第1种Path(Flip-Flop到Flip-Flop)。也就是说,加上BoundaryCondition后,只要Clock给定,所有Path的TimingConstraint就会自动给定。 图十八 图十九 由于
4、每个Path都有TimingConstraint,所以时序分析都能够进行。但在某些情况下,有些Path的分析可能没有意义,因此你会想忽略这些Path的分析。或是有些Path分析的方式不一样,你会想指定这些Path的分析方式。此时就要设定一些TimingException,如FalsePath和Multi-cyclePath等等来处理非一般性的时序分析。 STA流程及分析方式 STA的流程如图二十所示,而其分析验证的项目就是我们前文提及之时序检查相关的TimingArc,如SetupTime、HoldTime等等。以下我们针对SetupT
5、ime举1实际范例来说明STA的分析方式。 图二十 SetupTime 设计电路如图二十一所示,时序模型(TimingModel)及时序限制(TimingConstraint)如下: 图二十一 所有逻辑闸在输出讯号上升时最长的延迟时间为3ns,最短为2ns。 所有逻辑闸在输出讯号上升时最长的延迟时间为2ns,最短为1ns。 所有连线(Net)最长的延迟时间为2ns,最短为1ns。 所有Flip-FlopClock到Q的延迟时间为3ns。 所有Flip-Flop的SetupTime为1ns(Ts)。 所有Flip-
6、Flop的HoldTime为1ns(Th)。 Clock周期为14ns(Dclkp)。 Clocksourcelatency为2ns(Dclks)。 Clocknetworklatency为3ns(Dclkn)。 Clockuncertainty为1ns(Dclku)。 B及C的inputdelay皆为1ns(Da、Db、Dc)。 Y的outputdelay为3ns(DY)。 接下来,我们以Step-By-Step的方式说明时序分析的方式。 1.首先找出所有TimingPath,我们只列出具代表性的3条TimingPath来
7、加以说明。 图二十二 2.假设输入A讯号由0变1,计算第1条Path终点讯号到达的时间(ArrivalTime简称AT)。 图二十三 3.假设输入A讯号由1变0,计算第1条Path终点AT。 图二十四 4.计算第1条Path终点的需求时间(RequiredTime,简称RT)。 图二十五 5.假设输入A讯号由0变1,计算第1条Path终点的Slack。Slack等于RT和AT的差值,对于SetupTime验证来说等于RT-AT,对于HoldTime验证来说等于AT-RT。在此SetupTime范例中,Slac
8、k为正,表示讯号实际到达Path终点时间比必须到达的时间还早,因此Timing是满足的。 图二十六 6.假设输入A讯号由1变0,计算第1条Path终点的Slack。Sla
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