一步一步学ZedBoard Zynq(二)：使用PL做流水灯.doc

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1、一步一步学ZedBoardZynq(二)：使用PL做流水灯　　《一步一步学ZedBoard&Zynq》系列第二篇，目的是为了学习不使用ARMPS情况下，只对ZynqPL的编程方法，同时学习Xilinx?PlanAhead工具的使用方法?　　硬件平台：Digilent?ZedBoard　　开发环境：WindowsXP32bit　　软件：?XPS14.2+PlanAhead14.2?　　新建工程LAB2　　　　项目设置中，需要将芯片选为Zynq　　　　选择文件类型为verilog，名称就ledwater　　　　之后会提示引脚信息，默认空就可以，随后可以通过verilog代码来实现。

2、　　进入ISE后，添加源文件，内容如下　　/*《一步一步学ZedBoard&Zynq》些列第二篇：使用Zynq的PL做流水灯2012年9月11日10:31:13超群天晴*/　　moduleledwater(inputBTNU,inputGCLK,output[7:0]LD);wireclk,rst;reg[7:0]LD_reg;reg[31:0]cnt;　　assignclk=GCLK;assignrst=~BTNU;assignLD=LD_reg;　　always@(posedgeclkornegedgerst)beginif(rst==1’b0)beginLD_reg>1)

3、

4、(LD_reg>1)

5、(LD_reg<<7);　　设定引脚约束，ucf内容如下。LOC表示引脚锁定，IOSTANDARD表明引脚电平。完整的ucf文件可以从Diligent官方网站上下载　　NETLD[0]LOC=T22

6、IOSTANDARD=LVCMOS33;#“LD0”NETLD[1]LOC=T21

7、IOSTANDARD=LVCMOS33;#“LD1”NETLD[2]LOC=U22

8、IOSTANDARD=LVCMOS33;#“LD2”NETLD[3]LOC=U21

9、IOSTANDARD=LVCMOS33;#“LD3”NETLD[4]LOC=V22

10、IOSTANDARD=L

11、VCMOS33;#“LD4”NETLD[5]LOC=W22

12、IOSTANDARD=LVCMOS33;#“LD5”NETLD[6]LOC=U19

13、IOSTANDARD=LVCMOS33;#“LD6”NETLD[7]LOC=U14

14、IOSTANDARD=LVCMOS33;#“LD7”　　NETGCLKLOC=Y9

15、IOSTANDARD=LVCMOS33;#“GCLK”NETBTNULOC=T18

16、IOSTANDARD=LVCMOS18;#“BTNU”　　?使用PlanAheadI/Opinplaning（postsynthesis）可以看到引脚约束的结果　　　　　　下载之后能看到板

17、子上LD0~LD7流水效果