加法器调研报告-蔡泽治

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1、加法器调研报告作者:蔡泽治学号:2013214987班级:集成电路设计与集成系统13-1目录齡：1健：2逻辑设计优化：4故障测试（SAO）:4简介：加法器是产生数的和的装置。加数和被加数为输入牙n数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与逬位为输出则为全加器。常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。在电子学中，加法器是一种数位电路，其可逬行数字的加法计算。在现代的电脑中，加法器存在于算术逻辑单元（ALU）之中。加法器可以用来表示各种数值，如：BCD、

2、加三码，主要的加法器是以二逬制作运算。由于负数可用二的补数来表示，所以加减器也就不那么必要。（百度百科）二进制加法器是数字电路的基本部件之一。二进制加法运算同逻辑加法运算的含义是不同的。前者是数的运算，而后者表示逻辑关系。二进制加法是"逢二进一"，即1+1=10,而逻辑加则为1+1=1。分类：*半加器所谓"半加"，就是只求本位的和，不讨论低位的逬位数，逻辑状态表如下ABSC0000011010101100列出逻辑表达式：S=AB-¥AB=A®BC=ABI逻辑图为：逻辑符号:ZrnLU•全加器多位数

3、相加的时候，半加器可以用于最低位求和，并给出进位数，第二位相加有待加数Ai和Bi,以及来自低位的进位数C4,这三个数相加得出全加和数Si和进位数G,即为"全加"，逻辑状态如下表:AiBiCi-iSiCi0000000110010100110110010101011100111111全加器可用两个半加器和一个或门组成，如图所示:逻辑符号为：ci，lClCOCi逻辑设计优化：逻辑优化设计的主要目的是减少信号的翻转活动，它将电路的逻辑功能尽可能的分解、优化，减少逻辑深度，减少信号假翻转，从而使翻转活动最

4、小，减少电路的功耗。逻辑改造后，电路也应该相应地进行优化设计，因为如果用普通的门电路来实现逻辑,晶体管数目(面积)会增加。另外，在电路级也可以采用减少节点翻转和寄生电容的方法来降低功耗。故障测试(SAO):故障建模是生产测试的基础，在数字逻辑中常用的故障模型中有固定型故障(SAFStuckAtFault)这一模型，假设电路或者系统中某个信号永久固定为逻辑0或者逻辑1称为SAO(Stuck-At-0)或者SAI(Stuck-At-1),用来表征多种不同的物理缺陷。举例如下：半加器的A端口SAO逻辑状

5、态表ABSCSf00001011011010011001Sf即为SAO的错误响应结果