十进制八位频率计课程设计报告.doc

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1、成绩南京工程学院课程设计说明书(论文)题目十进制八位频率计课程名称数字系统设计院（系、部、中心）通信工程学院专业电子信息工程班级电信072学生姓名周嘉学号208070642设计地点信息楼才C112指导教师朱昊设计起止时间：2009年12月21日至2009年12月25日91、设计任务与要求设计一个八位十进制的数字频率计：（1）、能对方波测频率；（2）、能用数码管显示。2、课程设计设备及器件Max-plus2软件，EDA6000试验箱3、频率计设计原理及总设计框图（1）、频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，此时

2、我们称闸门时间为2秒。闸门时间也可以大于或小于一秒。闸门时间越长，得到的频率值就越准确，但闸门时间越长则每次测量一次频率的间隔越长。闸门时间越短，测得频率值刷新就越快，但测得的频率精度就受影响。本次的课程设计设计的频率计是测频法设计的八位十进制频率计，他有一个测频控制信号发生器，八个有时钟使能的十进制计数器，一个锁存器组成。（2）设计框图如下图94、功能模块说明及总体设计（1）、测频率控制信号发生器测频测量的基本原理是计算每秒钟内待测信号的脉冲个数。这就要求测频率控制信号发生器的计数使能信号EN能产生一个1秒的脉宽的周期信号，并对频率计的每一个计数器CNT10的EN使能端进行同步测控。当TS

3、TEN高电平时，允许计数；低电平时，停止计数，并保持其所计的数。在停止计数期间，首先需要一个所存信号LOAD的上升沿将计数器在前一秒中的计数值所存进锁存器中，并由外部的7段译码器译出并稳定显示。所存信号之后，必须有一个清零的信号对计数器进行清零，为下一秒的计数做准备。TESTCTL源程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYTESTCTLISPORT(CLK:INSTD_LOGIC;TSTEN:OUTSTD_LOGIC;CLR_CNT:OUTSTD_LOGIC;LOAD:OUT

4、STD_LOGIC);ENDTESTCTL;ARCHITECTUREBEHAVOFTESTCTLISSIGNALDIV2CLK:STD_LOGIC;BEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THENDIV2CLK<=NOTDIV2CLK;ENDIF;ENDPROCESS;PROCESS(CLK,DIV2CLK)BEGINIFCLK='0'ANDDIV2CLK='0'THENCLR_CNT<='1';ELSECLR_CNT<='0';ENDIF;ENDPROCESS;LOAD<=NOTDIV2CLK;TSTEN<=DIV2CLK;ENDBEHAV;9

5、仿真波形如图所示：元件例化，如图所示：（2）、计数模块该十进制计数模块有八个一位十进制计数器组成，计数器的特殊之处是：有一个时钟使能输入端EN，用于锁定计数器。当高电平时计数允许，低电平时计数禁止。该测频的八位十进制频率计的计数模块，先通过VHDL语言编写一位十进制计数器，再将其元件例化后搭建一个八位十进制计数模块。一位十进制计数源程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK,RST,EN:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VE

6、CTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);ENDCNT10;ARCHITECTUREBEHAVOFCNT10ISBEGINPROCESS(CLK,RST,EN)VARIABLECQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFRST='1'THENCQI:=(OTHERS=>'0');ELSIFCLK'EVENTANDCLK='1'THENIFEN='1'THENIFCQI<"1001"THENCQI:=CQI+1;ELSECQI:=(OTHERS=>'0');9ENDIF;ENDIF;ENDIF;IFCQI="0000"THENCOUT<

7、='1';ELSECOUT<='0';ENDIF;CQ<=CQI;ENDPROCESS;ENDBEHAV;仿真波形：元件例化如图所示：搭建八位十进制计数器，如图所示：9将八位十进制计数元件例化，如图所示：（3）、所存模块所存模块是由锁存器构成的，主要是数据的稳定显示，不会由于周期性的清零信号而不断的闪烁。在信号LOAD的上升沿后即被所存到寄存器的内部，并由锁存器的输出端输出，然后由实验板上的额7段译码器译成能