fpga八位十进制数字频率计

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1、数字系统设计与VHDL课程设计任务书一、题目：基于FPGA的八位十进制数字频率计的设计与仿真二、主要内容本次设计是运用FPGA（现场可编程门阵列）芯片来实现一个八位十进制数字频率计，输入信号频率通过数码管来显示。设计中采用VerilogHDL语言编程，运用QUARTUSⅡ软件实现。三、基本要求1.查阅相关原始资料，书写文献综述，英文资料翻译。2.理解相关的资料，确定系统功能、性能指标，选择系统组成方案。3.选择系统方案，运用VerilogHDL编程，采用QUARTUSⅡ集成开发环境进行编辑、综合测试，

2、并进行引脚锁定。4.采用MagicSOPC实验开发平台，以FPGA为核心器件，主控芯片为EP2C35F672C8器件并下载到试验箱中进行验证，最终实现所需的八位十进制数字频率计，并在数码管上显示。5.撰写研究报告及结果分析，书写课程设计论文。四、时间安排时间主要内容6月2日-4日收集资料，熟悉材料6月5日-6日程序编辑和仿真6月9日-11日修改程序和下载验证6月12日答辩和录制视频等6月13日书写报告五、教材及参考书[1]潘松,王国栋.VHDL实用教程[M].西安:电子科技大学出版社，2007.[2]

3、黄智伟.FPGA系统设计与实践[M].北京:电子工业出版社,2005.[3]包明.赵明富.EDA技术与数字系统设计[M].北京:北京航空航天大学出版社,2001.[4]莫琳，基于FPGA的频率计的设计与实现[J].现代电子技术,2004[5]EDA修改稿基于FPGA的八位十进制数字频率计学生姓名：学院：专业班级：专业课程：指导教师：2014年6月15日一、系统设计1.系统设计要求（1）频率测量范围：1-99.999999MHZ。（2）测量误差<5%。2.方案设计使用现场可编程逻辑器件（FPGA）制作，

4、利用VerilogHDL硬件描述语言编程进行控制，然后下载烧写实现。对于八位十进制数字频率计的设计,本方案采用的是现场可编程逻辑器件来实现,它的优点是所有电路集成在一块芯片上，此方案所需的外围电路简单,这样它的体积就减少了，同时还提高了系统的稳定度，还可以用软件QuartusⅡ软件进行仿真和调试等，可以充分利用verilogHDL硬件描述语言方便的编程，提高开发效率，缩短研发周期，降低研发成本；而且易于进行功能的扩展，实现方法灵活，调试方便，修改容易。3.设计说明八位十进制数字频率计的基本原理是，测频

5、法和测周期法。测频法是在确定的时间Tw内，记录被测信号的周期Nx,则测得的频率为Fx=Nx/Tw。测周期法需要有标准信号频率fs,在待测信号的一个周期Tx内,记录标准频率的周期数，则测得的频率为fx=fs/Ns。4.设计模块本设计可有3个模块实现，如下图所示。顶层模块（时基控制，分频以及对测频的控制）；十进制计数器模块，对测量的脉冲进行计数；数码管显示模块，用于测量的结果，通过试验箱上的数码管显示，利用动态扫描显示。二、软件设计1.程序框图程序框图如图1所示。图1程序框图2.VerilogHDL源程序

6、（见附录）三、调试和下载验证1.实验调试（1）软件调试1)运行QuartusII软件。双击桌面QuartusII9.0或者开始菜单alteraQuartusII9.0进入程序主窗口。2)新建源程序文件。点击FileewverilogHDLFile，点击ok。输入程序代码。3)新建工程。保存程序代码时，软件会自动提示新建工程，也可以点击取消，创建新的源程序文件，全部模块的源程序创建完成再新建工程，最后把所有模块添加到工程。两个方法过程都差不多。点击FileNewProjectWizard点击

7、next，第一行是工程目录，第二行是工程名称，第三行是顶层实体名，这必须与主程序模块名一致。然后点击next，点击AddAll再点击next，器件选择EP2C35F672C8，再点击next，确定。4)综合编译。点击starcompilation进行编译。编译过程中提示首先提示Decode_8S缺失，仔细检查后发现没有创建Decode_8S源程序文件。创建好后再编译，提示好几个地方的符号错误，双击错误定位到出现错误的地方，修改好，点击编译，提示一处错误，双击定位到出错地点，发现是逻辑错误，查阅参考书后

8、，把错误修正了。再点击编译，没有错误。5)创建波形文件。点击Fileewvectorwaveformfile，然后添加clk、key、SM_duan节点，设置clk频率，并把key波形随机设置几个1，点击仿真。（2）硬件调试在软件调试调试成功的情况下，接下来我们要进行硬件调试，步骤如下：1)运行QuartusII软件，打开工程。2)再次编译源程序(见附录)。3)分配管脚(见附录)。4)将生成的.sof文件写入FPGA试验箱中。（3）实物拍照实物如图