PCIe当今的发展状况如何？.doc

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1、PCIe当今的发展状况如何？　　PCIe当今的发展状况如何？PCISIG在2017年9月批准了PCIeGen4规范1.0版。PCIeGen5规范已在2018年4月底升级到0.7版，并预计在2018年9月发布0.9版。与Gen4相比，Gen5规范的发展更加迅速。如今，大部分新的设计活动仍以PCIeGen3或Gen4为中心，现在深入探讨PCIeGen5设计还为时过早，所以目前我们将继续基于PCIeGen3和Gen4进行探讨。　　在深入探讨之前，我要指出PCIeGen4的一个有益特性，那就是它的时钟抖动计算与Gen3相同。唯一的区别在于

2、PCIeGen4的抖动限值为500fsrms，而Gen3是1psrms。这意味着如果您使用PCIeGen3的计算方法来计算时钟抖动，并且得到的结果低于500fsrms，那么您就可以作为时钟使用PCIeGen4。　　PCIe时钟vs.网络时钟　　我们首先从常用的12kHz-20MHz砖墙式滤波器开始，它时常与相位噪声分析仪(PNA)一起用于测量网络时钟，见图1。线性纵坐标以dBc/Hz为单位（每个频率下的载波分贝），对数横坐标以Hz为单位。对于PCIe时钟，载波是100MHz的时钟。而以太网时钟通常使用156.25MHz的频率。　　

3、　　由简要检查可知，12KHz和20MHz间的“通频带”内无衰减，如0dBc的水平线所示。12KHz和20MHz处的垂直线完全衰减了通频带外的频率。我们将这种垂直线称之为“砖墙式”滤波器。这意味着抖动计算能够包含通频带区域内的所有噪声且排除通频带外的所有噪声。这种滤波器对通频带内的所有噪声内容具有同样的敏感度。　　图2所示的是计算抖动前应用于PCIe时钟抖动的滤波器组合。PCIeGen3和Gen4时钟抖动是应用64个滤波器组合后获得的最差值。这个最差值必须低于规范限值。　　　　由图2可知，与图1中的12KHz-20MHz滤波器存在

4、显著区别。最明显的区别是没有“砖墙”。并且在1MHz以下存在每十倍频程20dB的衰减。（说明：十倍频程是用对数尺度表达的10次幂[104到105，105到106]）。这种衰减适用于共用时钟系统，因为我们假定低频噪声是常见的，而且我们指定所有PLL（时钟PLL和TX/RXPLL）来跟踪它。这意味着PCIeGen3和Gen4与网络系统相比，共用时钟系统对低频时钟抖动不太敏感。此外，这也是为什么对于共用时钟系统，优异的PCIe时钟一般拥有相对较高的12KHz-20MHz的相位抖动。这也是为什么为共用时钟系统指定的时钟一般不能用于单独的时

5、钟系统。（我们将在以后发表的文章中探讨这个话题）。　　下一个注意事项是1MHz以上的大部分噪声都能通过滤波器。实际上滤波器在1MHz以上时相当平坦。这意味着PCIeGen3和Gen4通用时钟时序对高于1MHz的抖动最为敏感。　　PCIe时钟抖动测量和网络时钟抖动测量间的另一个显著差异在图2中并不明显。我们使用数字采样示波器(DSO)而非PNA获取时钟周期或波形文件来计算PCIe时钟抖动。主要原因是因为PCIe时钟支持扩频，但网络时钟不支持。而且传统上PNA不能与在扩频状态的时钟共同工作。　　根据奈奎斯特定理(Nyquist)，信号

6、采样能混叠所有信息直至f/2。那么对于100MHz的PCIe时钟，这意味着从DSO取得的文件包含了高达50MHz的有用信息。此外，这也意味着根据从DSO获取的数据进行的PCIe时钟抖动计算能一直计算到50MHz。虽然在1MHz以上的滤波器大致在-20dBc，PCIeGen3和Gen4共用时钟抖动最敏感的范围是从1MHz一直到50MHz，如图3所示。