寄存器与计数器

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1、6.1寄存器与移位寄存器主要内容：触发器构成的寄存器寄存器的工作过程4位集成寄存器74LS175的逻辑功能移位寄存器的五种输入输出方式触发器构成的移位寄存器4位集成移位寄存器74LS194的逻辑功能移位寄存器的应用举例16.1.1寄存器在数字电路中，用来存放二进制数据或代码的电路称为寄存器。一个由边沿D触发器构成的4位寄存器如下：2集成寄存器74LS175的内部逻辑电路图及引脚图如图所示：3它的真值表如下表所示：46.1.2移位寄存器移位寄存器的各种输入输出方式：（a）串行输入/右移/串行输出（b）串行输入/左移/串行输出5（

2、c）并行输入/串行输出（d）串行输入/并行输出6（e）并行输入/并行输出781．串行输入/串行输出/并行输出移位寄存器下图所示为边沿D触发器组成的4位串行输入/串行输出移位寄存器。图6-4串行输入/串行输出移位寄存器9（a）寄存器清零（b）第1个CP脉冲之后10（c）第2个CP脉冲之后（d）第3个CP脉冲之后11（e）第4个CP脉冲之后12例6-1对于图6-4所示移位寄存器，画出图6-6所示输入数据和时钟脉冲波形情况下各触发器输出端的波形。设寄存器的初始状态全为0。图6-6例题6-1132．并行输入/串行输出/并行输出移位寄存

3、器图6-7并行输入/串行输出/并行输出移位寄存器14工作原理：（1）当为低电平时，与门G1~G3被启动，并行输入数据D0~D3被送到各触发器的输入端D上。当时钟脉冲到来后，并行输入数据D0~D3都同时存储到各触发器中。这时可从各触发器输出端并行输出数据。15（2）当为高电平时，与门G1~G3被禁止，而门G4~G6被启动。这时各触发器的输出作为相邻右边触发器的输入，即构成一个向右移位寄存器。在时钟脉冲作用下，可从Q3端串行输出数据。163．集成电路移位寄存器常用集成电路移位寄存器为74LS194，其逻辑符号和引脚图如图6-8所示

4、。图6-8集成移位寄存器74LS1941774LS194的真值表如表6-1所示：表6-1移位寄存器74LS194真值表18例6-2利用两片集成移位寄存器74LS194扩展成一个8位移位寄存器。图6-9移位寄存器的扩展19例6-3由集成移位寄存器74LS194和非门组成的脉冲分配器电路如图6-10所示，试画出在CP脉冲作用下移位寄存器各输出端的波形。图6-10移位寄存器组成的脉冲分配器电路20图6-11移位寄存器组成的脉冲分配器输出波形由74LS194的真值表可得各输出端Q0~Q3的波形如图6-11所示：216.2异步2n进制计

5、数器主要内容：2n进制异步加计数器电路2n进制异步减计数器电路异步2n进制计数器电路的构成方法异步3进制加计数器电路异步6进制加计数器电路异步非2n进制计数器电路的构成方法226.2.1异步2n进制计数器图6-12异步22进制加计数器1．异步22进制计数器23图6-13图6-12中计数器的输出波形24图6-1422进制异步减计数器2526异步2n进制计数器的规律：(a)异步2n进制计数器由n个触发器组成，每个触发器均接成T′触发器。(b)各个触发器之间采用级联方式，其连接形式由计数方式（加或减）和触发器的边沿触发方式（上升沿或

6、下降沿）共同决定。27286.2.2异步非2n进制计数器异步3进制加计数器以异步4进制加计数器为基础构成,实现这一点，必须使用带异步清零端的触发器。图6-15异步3进制加计数器电路29异步3进制加计数器输出波形：30任意的异步非2n进制计数器的构成方式也与上述3进制计数器一样，即采用“反馈清零”法。31图6-18异步6进制加计数器电路326.3同步n进制计数器主要内容：22进制同步加计数器电路22进制同步减计数器电路23进制同步加计数器电路23进制同步减计数器电路同步2n进制计数器电路的构成方式同步5进制加计数器电路同步10进

7、制加法计数器电路336.3.1同步2n进制计数器1．同步22进制计数器图6-19同步22进制加计数器电路34图6-20图6-19中计数器的输出波形352．同步23进制计数器图6-21同步23进制加计数器电路36图6-22图6-21中计数器的输出波形373．同步2n进制计数器根据上面介绍的同步22进制及23进制计数器电路，同步2n进制计数器电路的构成具有一定的规律，可归纳如下：（a）同步2n进制计数器由n个JK触发器组成；（b）各个触发器之间采用级联方式，第一个触发器的输入信号J0＝K0＝1，其它触发器的输入信号由计数方式决定。

8、38如果是加计数器则为：39如果是减计数器则为：406.3.2同步非2n进制计数器同步非2n进制计数器的电路构成没有规律可循，下面通过两个例子说明它们的构成方法。1．同步5进制加法计数器采用3个JK触发器构成该计数器。同步5进制加法计数器的计数状态真值表如表6-7所示，下面通