处理器结构与原

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1、第2章IntelIA-32处理器结构与原理12.1.1基本概念1.流水线把一条指令的操作分成多个更小的步骤，每个步骤的操作由专门的电路完成。利用各电路间可并行执行的特点，让各个步骤的执行在时间上重叠起来。取指1译码1执行1取指2译码2执行2取指3译码3执行3取指1译码1执行1取指2译码2执行2取指3译码3执行3流水线执行方式2.1Pentium处理器22.CISC与RISC技术复杂指令集计算机（CISC）：指令格式比较复杂，通常采用不等长指令设计，指令的寻址方式丰富，绝大多数指令的执行需要多个时钟周期。缺点：随着计算机结构的改进，指令的功能和指令条数

2、增加，指令系统变得异常庞大。复杂的指令格式和众多的寻址方式使得组合逻辑电路设计更为复杂，采用微程序又会降低执行速度。复杂不规整的指令会降低流水线的性能随着指令条数的增加，完成同一任务的指令组合变多，编译系统在最后优化的时候分析就变得更加困难3简单指令集计算机（RISC）：通过简化指令，使得计算机的结构变得简单、合理，从而提高CPU的执行速度。优化指令系统，只选用使用频率高的指令，减少指令条数。采用简单的指令格式和寻址方式，指令的长度固定，大多数指令能在一个时钟周期内完成。除了Load/Store指令能访问存储器外外，其他任何指令的操作数或者为立即数或

3、者存放在寄存器中，因此，进行的是寄存器与寄存器之间从操作。通常RISC处理器设计了大量的寄存器临时存放数据。由于计算机结构简单，所以主要采用硬布线逻辑，较少使用或者不用微程序控制。43.高速缓冲存储器（Cache）主机主存高速缓冲存储器Cache的设立依据是程序访问的局部性原理：for(inti;i<100;i++){a[i]=i*i;}52.1.2Pentium处理器的特性80x86系列微处理器兼容有64位数据总线、32位地址总线，寻址空间4GB。RISC型超标量结构-两个5级整数指令流水线，一个8级浮点流水线。具有超级流水线技术的高性能浮点运算器

4、。数据-代码分离式高速缓存，符合MESI协议。增强的错误检测和报告功能。利用片上分支目标缓冲器提高分支指令预测准确性。常用的指令不采用微程序设计，而改用硬件实现。支持64位外部数据总线突发传输方式通过APIC总线支持多处理器系统6分支目标缓冲器代码Cache8KBTLB指令指针预取缓冲存储器指令译码部件256位总线接口部件分页部件64位数据总线预取地址32位地址总线控制控制部件地址生成（U流水线）地址生成（V流水线）控制ROMALU（U流水线）ALU（V流水线）整数寄存器组桶形移位器数据Cache8KBTLB浮点部件控制寄存器组加法器除法器乘法器80

5、位80位分支检测和目标地址64位数据总线32位地址总线32位32位32位32位32位32位①②③④⑤①=指令预取②=首次译码③=二次译码④=指令执行⑤=写回R2.1.3Pentium处理器的内部结构与工作原理7指令配对规则配对的指令必须是简单指令两条指令之间不可存在“写后读”或“写后写”这样的寄存器相关性一条指令不能同时既包含位移量又包含立即数带前缀（JCC指令的OF除外）的指令只能出现在U流水中浮点运算指令不能和任何指令配对（FCXH除外）下面两条指令是否可配对？MOVAX,200MOVCX,AXMOVAX,200MOVAX,412写后读写后写82

6、.2P6微结构的处理器2.2.1P6微结构概述采用12级3流水超标量结构多路分支预测-预测分支未来的方向，为处理器预先译码分支之后的指令提供依据动态数据流分析-处理器分析几条指令的数据相关性和资源可用性-以优化的执行顺序高效地乱序执行这些指令推测执行-在假设分支走向基础上，执行其中一路指令流双独立总线结构-后端总线连接到L2Cache上-前端总线FSB主要负责主存储器的信息传送操作PentiumII北桥内存FSB前端总线L2Cache后端总线9关于乱序执行技术为了提高指令流的执行效率，乱序执行核心监视很多条指令，然后在不损失数据完整性的前提下，采用

7、能充分发挥多个处理部件并行工作的指令顺序来执行。这个指令顺序可能和原始程序的不一样。1）A=B+C2）P=A*23）Q=D-E1）和3）可配对同时执行102.2.2PentiumIII处理器内部结构及工作原理112.3NetBurst微结构的处理器2.3.1NetBurst微结构概述1.超级流水线技术衡量CPU的性能指标是CPU完成应用程序所需的总时间。其计算公式如下：CPU性能=CPU的主频×IPCIPC是每时钟执行的指令条数。要提高CPU性能，可采用提高CPU主频和提高IPC。要提高主频→减少每个流水级的执行周期→要减小每个流水级的任务量→将任务

8、再分解→增加流水线深度122.快速执行引擎NetBurst微结构中配置了一种时钟缓冲器电路，可以使该结构下2