intelia处理器结构与原理

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1、第2章IntelIA-32处理器结构与原理张明武scauzhang@hotmail.com华南农业大学信息（软件）学院12.1Pentium处理器80x86系列微处理器兼容有64位数据总线、32位地址总线，寻址空间4GB。RISC型超标量结构-两个5级整数指令流水线，一个8级浮点流水线。具有超级流水线技术的高性能浮点运算器。数据-代码分离式高速缓存，符合MESI协议。增强的错误检测和报告功能。利用片上分支目标缓冲器提高分支指令预测准确性。常用的指令不采用微程序设计，而改用硬件实现。支持64位外部数据总线突发传输方式通过APIC总线支持多处理器系统2.1.1Pent

2、ium处理器的特性2分支目标缓冲器代码Cache8KBTLB指令指针预取缓冲存储器指令译码部件256位总线接口部件分页部件64位数据总线预取地址32位地址总线控制控制部件地址生成（U流水线）地址生成（V流水线）控制ROMALU（U流水线）ALU（V流水线）整数寄存器组桶形移位器数据Cache8KBTLB浮点部件控制寄存器组加法器除法器乘法器80位80位分支检测和目标地址64位数据总线32位地址总线32位32位32位32位32位32位①②③④⑤①=指令预取②=首次译码③=二次译码④=指令执行⑤=写回R2.1.2Pentium处理器的内部结构与工作原理3指令配对规则配

3、对的指令必须是简单指令两条指令之间不可存在“写后读”或“写后写”这样的寄存器相关性一条指令不能同时既包含位移量又包含立即数带前缀（JCC指令的OF除外）的指令只能出现在U流水中浮点运算指令不能和任何指令配对（FCXH除外）下面两条指令是否可配对？MOVAX,200MOVCX,AXMOVAX,200MOVAX,412写后读写后写42.2P6微结构的处理器2.2.1P6微结构概述采用12级3流水超标量结构多路分支预测-预测分支未来的方向，为处理器预先译码分支之后的指令提供依据动态数据流分析-处理器分析几条指令的数据相关性和资源可用性-以优化的执行顺序高效地乱序执行这

4、些指令推测执行-在假设分支走向基础上，执行其中一路指令流双独立总线结构-后端总线连接到L2Cache上-前端总线FSB主要负责主存储器的信息传送操作PentiumII北桥内存FSB前端总线L2Cache后端总线5关于乱序执行技术为了提高指令流的执行效率，乱序执行核心监视很多条指令，然后在不损失数据完整性的前提下，采用能充分发挥多个处理部件并行工作的指令顺序来执行。这个指令顺序可能和原始程序的不一样。1）A=B+C2）P=A*23）Q=D-E1）和3）可配对同时执行62.2.2PentiumIII处理器内部结构及工作原理72.3NetBurst微结构的处理器2.3.

5、1NetBurst微结构概述1.超级流水线技术衡量CPU的性能指标是CPU完成应用程序所需的总时间。其计算公式如下：CPU性能=CPU的主频×IPCIPC是每时钟执行的指令条数。要提高CPU性能，可采用提高CPU主频和提高IPC。要提高主频→减少每个流水级的执行周期→要减小每个流水级的任务量→将任务再分解→增加流水线深度82.快速执行引擎NetBurst微结构中配置了一种时钟缓冲器电路，可以使该结构下2个执行简单指令的ALU和2个存储地址AGU运行在两倍的CPU核心频率下3.高级动态执行一个高达126条指令的超大指令窗口，避免了处理器为了等待配对指令而出现暂时的停

6、顿，也减少了因Cache没命中，到主存中获取数据而产生等待的次数。一个4KB的分支目标缓冲器BTB记录更多的过去分支的历史细节，再配以改进的分支预测算法，使分支预测失误率比PentiumIII下降了33％。94.执行跟踪Cache（executiontraceCache）放弃L1指令Cache的设计，采用执行跟踪Cache，它在译码器的后面，按程序流顺序存放已经译码好的最多12,000条微指令，5.高速系统总线采用了一种“四倍速”技术—quadpumping，使得前端总线能很方便的工作再4倍于系统总线的频率上。6.高级传输Cache采用8路相联的片内L2Cache

7、，与核心同频工作，与CPU核心的专用总线宽度为256位，是过去的4倍，这样主频为2.8GHz的Pentium4其数据带宽将为89.6GBps。102.3.2Pentium4处理器内部结构及工作原理112.3.3NetBurst微结构处理器的新技术57条MMX指令操作8个64位长的MMX寄存器内的紧缩字节（8个字节打包成一个64位长的数据）、字或双字整型数上执行SIMD70条SSE指令处理在8个128位的XMM寄存器中的单精度浮点数和在MMX寄存器中的紧缩整数。高速缓存控制指令通过增加主存到Cache和处理器到主存的数据流，改善存储性能，SIMD浮点指令使处理器能同

8、时执行4个