《存储子系统》ppt课件

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1、第二章存储子系统2.1半导体存储器逻辑设计1、主要解决：芯片的选用、地址分配、片选逻辑、信号线的连接例1、用SRAM芯片（1K×4位/片）组成4KB存储器。地址总线A15～A0（低），双向数据总线D7～D0（低），读/写信号线R/W。（1）芯片数：8片（2）存储空间安排：任意连续区间（3）芯片地址分配与片选逻辑：4KB：12位地址A11～A0哪几位分配给芯片？哪几位形成片选逻辑？芯片芯片地址片选逻辑1KB1KB1KB1KB（4）逻辑图A9～A0A9～A0A9～A0A9～A0CS0=A11A10CS1

2、=A11A10CS2=A11A10CS3=A11A10例2、用4KBROM芯片、2K×4位和1K×4位RAM芯片组成7KB存储器。地址总线A15～A0（低），双向数据总线D7～D0（低），读/写信号线R/W。（1）芯片数：5片连续区间，先安排大容量芯片，后安排小容量芯片（2）存储空间安排：芯片芯片地址片选逻辑4KB2KB1KB（4）逻辑图A11～A0A10～A0A9～A0CS0=A12CS1=A12A11CS2=A12A11A10（3）芯片地址分配与片选逻辑：7KB：13位地址A12～A0例3、存储

3、器空间分配：ROM区：2000H～27FFH（按字节编址）RAM区：2800H～33FFH选用芯片：EPROM2KB/片RAM2KB/片、1KB/片芯片芯片地址片选逻辑2KB2KB1KBA10～A0A10～A0A9～A0CS0=A12A11CS1=A12A11CS2=A12A11A10（3）芯片地址分配与片选逻辑：5KB：13位地址A12～A0ROM区：2KBRAM区：3KB（1）计算容量：（2）芯片数：EPROM1片、RAM2片A15～A13为001即A15A14A13芯片芯片地址片选逻辑（2）芯

4、片地址分配与片选逻辑：64KB：16位地址A15～A0例3、主存64KB，其中高地址区2KB用于I/O空间。选用芯片8KB/片。（1）芯片数：8片8KB8KB8KB8KB8KBA12～A0A12～A0A12～A0A12～A0A12～A0CS0=A15A14A13CS1=A15A14A13CS2=A15A14A13CS6=A15A14A13CS7=A15A14A13A12A11（3）存储空间分配可以不连续,相应片选逻辑也不连续2、其他问题（1）有关控制信号(VMA、MREQ等)（2）地址复用技术2.2

5、基本概念1、存储原理SRAM：利用双稳态触发器内部交叉反馈存储信息。DRAM：利用电容存储电荷存储信息。2、动态刷新（1）定义：按所存信息定期向电容补充电荷。（2）方式：按行读一遍。（3）刷新周期安排方式集中刷新、分散刷新、异步刷新（1）随机存取方式3、存取方式1）可按地址直接访问任一单元；2）访问时间与单元地址无关。访问时按顺序查找，访问时间与数据所在位置有关。（2）顺序存取方式（3）直接存取方式访问时先直接指向一个小区域，再按顺序查找，访问时间与数据所在位置有关。第三章I/O子系统3.1总线与接

6、口的基本概念3.1.1总线1、定义：一组能为多个部件分时共享的公共信息传送线路。1）CPU内总线：CPU芯片内寄存器和算逻部件之间互连的总线。（1）按功能分类2、分类2）部件内总线：插件板内各芯片之间互连的总线。3）系统总线：计算机系统内各功能部件之间或各插件板之间互连的总线。4）外总线：计算机系统之间，或计算机系统与其他系统之间互连的总线。（2）按时序控制方式分类1）同步总线：由控制模块提供统一的同步时序信号控制总线传送操作。（3）按数据传送格式分类2）异步总线：不采用统一时钟周期划分，根据传送的

7、实际需要决定总线周期长短，以异步应答方式控制总线传送操作。3）扩展同步总线：以时钟周期为时序基础，允许总线周期中的时钟数可变。1）并行总线：同时传送各位信息。2）串行总线：分时逐位传送各位信息。3.系统总线的信号组成电源线、地址线、数据线、控制线复位……时序：时钟、定时、应答数传控制：M读/写、IO读/写中断请求、响应总线请求、响应3.1.2接口1.定义：泛指两个设备（硬、软）之间的连接部件2、分类(1)按数据传送格式划分1）并行接口接口与系统总线、接口与外设均按并行方式传送数据。2）串行接口接口与

8、系统总线并行传送，接口与外设串行传送。(2)按时序控制方式划分1）同步接口接口与系统总线的信息传送由统一时序信号控制。2）异步接口接口与系统总线的信息传送采用异步应答方式。(3)按I/O传送控制方式划分1）直接程序传送接口2）中断接口3）DMA接口（可采用查询方式）（可插入中断作DMA善后处理）3.2I/O传送控制机制3.2.1程序中断方式1、定义及应用（1）定义CPU暂时中止现行程序的执行，转去执行为某个随机事态服务的中断处理程序。处理完毕后自动恢复原程序的执行。（