7段数码显示译码器设计

《7段数码显示译码器设计》由会员上传分享，免费在线阅读，更多相关内容在工程资料-天天文库。

1、完美.格式.编辑附表1：广州大学学生实验报告开课学院及实验室：物理与电子工程学院-电子楼317室2016年4月28日学院物电　年级、专业、班姓名Jason.P学号实验课程名称　EDA技术实验成绩　实验项目名称7段数码显示译码器设计指导教师一、实验目的：学习7段数码显示译码器设计；学习VerilogHDL的多层次设计方法。二、实验内容：1、实验原理:7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译

2、码程序在FPGA/CPLD中来实现。2、实验步骤：专业.资料.整理完美.格式.编辑表4-17段译码器真值表图4-1共阴数码管及其电路（1）首先按7段译码器真值表，完成7段BCD码译码器的设计。作为7段BCD码译码器，输出信号LED7S的7位分别接如图4-1数码管的7个段，高位在左，低位在右。例如当LED7S输出为“1101101”时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。（2）设计该译码器，在QuartusII上对其进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形（提示：

3、用输入总线的方式给出输入信号仿真数据）。引脚锁定及硬件测试。建议选实验电路模式6，用数码8显示译码输出，键8/7/6/5四位控制输入，硬件验证译码器的工作性能。图4-27段译码器仿真波形（3）将设计加入4位二进制计数器，经上面设计的16进制7段译码器显示。专业.资料.整理完美.格式.编辑图4-3计数器和译码器连接电路原理图一、实验HDL描述：计数器：moduleadder(CLK,RST,EN,LOAD,COUT,DOUT,DATA);inputCLK,EN,RST,LOAD;input[3:0]DATA;output[3:0]DOUT;outputCOUT;re

4、g[3:0]Q1;regCOUT;assignDOUT=Q1;always@(posedgeCLKornegedgeRST)//CLK上升沿、RST下降沿触发beginif(!RST)Q1<=0;//RST为低电平时，Q1为0elseif(EN)begin//EN为高电平时，执行下步if(!LOAD)Q1<=DATA;//LOAD为低电平时Q1=DATAelseif(Q1<15)Q1<=Q1+1;//Q1<15，计数加1专业.资料.整理完美.格式.编辑elseQ1<=4'b0000;end//Q1为其他值，计数置0endalways@(Q1)if(Q1==4'hf

5、)COUT=1'b1;elseCOUT=1'b0;//Q1为15，COUT=1，否则为0endmodule16进制7段译码器：moduleDECL7S(A,LED7S);input[3:0]A;output[6:0]LED7S;reg[6:0]LED7S;always@(A)case(A)4'b0000:LED7S<=7'B0111111;4'b0001:LED7S<=7'B0000110;4'b0010:LED7S<=7'B1011011;4'b0011:LED7S<=7'B1001111;4'b0100:LED7S<=7'B1100110;4'b0101:LE

6、D7S<=7'B1101101;4'b0110:LED7S<=7'B1111101;4'b0111:LED7S<=7'B0000111;4'b1000:LED7S<=7'B1111111;4'b1001:LED7S<=7'B1101111;4'b1010:LED7S<=7'B1110111;4'b1011:LED7S<=7'B1111100;4'b1100:LED7S<=7'B0111001;4'b1110:LED7S<=7'B1111001;4'b1111:LED7S<=7'B1110001;专业.资料.整理完美.格式.编辑default:LED7S<=7'B0

7、111111;endcaseendmodule四、仿真结果：7段数码显示译码器仿真测试结果A为输入的数，LED7S输出对应的译码结果（与7段译码器真值表一致）计数器仿真测试结果含异步清零和同步时钟使能的加法计数器，CLK为上升沿时，DOUT计数（EN=LOAD=RST=1）；EN为低电平时DOUT保持当前数值（LOAD=RST=1）；EN为高电平且CLK为上升沿时触发DOUT计数（LOAD=RST=1）。LOAD为低电平且CLK为上升沿时，DOUT置为DATA值（EN=RST=1）。RST为低电平时，DOUT置为0，与CLK是否为上升沿无关。DOUT值计满15时C

8、OUT置1