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《七段数码显示译码器设计.doc》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。
1、实验一七段数码显示译码器设计一、实验目的：1.完成七段数码显示译码器的设计，学习组合电路设计；2.学习多层次设计方法。3.锻炼使用VerilogHDL语言编程的能力。二、实验原理：1.七段译码电路时一宗纯组合的逻辑电路，通常是由小型专用的IC门电路组成。2.七段码输入与输出的原理与真值表关系。a)输入：七段码输入为四个输入信号，用来表示0000—1111，即表示为十六进制的“0”到“F”。b)输出：七段码输出为七个输出信号，分别用a,b,c,d,e,f,g七个符号来表示。一般规定，输出信号为“1”时，它所控制的发光二极管为点亮状态，输
2、出信号为“0”时，它所控制的发光二极管为熄灭状态。本实验使用的七段数码为共阴极，其电路图如图1所示。图1共阴数码管及其电路c)输入与输出关系用思维二进制代码组成十六进制代码，将其用代码显示，表2－1七段字符显示真值表数码A3A2A1A0ABCDEFG对应码（h）0000011111107E100010110000302001011011016D30011111100179401000110011335010110110115B6011010111115F701111110000708100011111117F9100111110117
3、BA1010111011177b101100111111FC110010011104Ed110101111013DE111010011114FF11111000111471.输入是通过外部的四个按键操作来组成一位十六进制。若链接到FPGA的对应的引脚上，需要进行引脚分配。一、实验步骤：(1)创建工程文件(2)创建原理图设计文档(3)利用ESC绘制电路图进行功能设计(4)执行综合(5)设计测试平台文件(6)执行功能仿真(7)执行实现、添加约束文件(8)执行时序仿真(9)生产位流文件，配置目标芯片VerilogHDL程序：`timesca
4、le1ns/1ps////////////////////////////////////////////////////////////////////////////////////Company://Engineer:////CreateDate:18:47:0703/10/2013//DesignName://ModuleName:ssss//ProjectName://TargetDevices://Toolversions://Description:////Dependencies:////Revision://Revi
5、sion0.01-FileCreated//AdditionalComments:////////////////////////////////////////////////////////////////////////////////////moduledecode_7(a,b,c,d,en,sega,segb,segc,segd,sege,segf,segg);inputa,b,c,d,en;outputregsega,segb,segc,segd,sege,segf,segg;reg[1:7]segs;always@(ao
6、rborcordoren)beginif(en)case({d,c,b,a})0:segs=7'b;//01:segs=7'b;2:segs=7'b;3:segs=7'b;4:segs=7'b;5:segs=7'b;6:segs=7'b;7:segs=7'b;8:segs=7'b;9:segs=7'b;//910:segs=7'b;//1011:segs=7'b;12:segs=7'b;13:segs=7'b;4:segs=7'b;15:segs=7'b;15defaultsegs=7'bx;endcaseelsesegs=7'b0;
7、{sega,segb,segc,segd,sege,segf,segg}=segs;endEndmodule实验过程中得到的图片：实验体会：本次实验通过对FPGA实验平台的使用，VerilogHDL语言有了一定的理解与认识，但在很多地方没有很好的熟练度，在以后的学习中还要好好的熟悉之
