rs系列编译码器的设计与fpga实现

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1、RS系列编译码器的设计与FPGA实现摘要本文介绍了RS(255，223)编译码器的实现，其中RS编码器的设计中，利用有限域常数乘法器的特性对编码电路进行优化，将所有的乘法器转化为加法器。RS译码器采用欧几里德算法，同时考虑到并行结构所需的硬件资源较多，译码器均采用串行结构实现。这些技术的采用大大提高了RS编译码器的效率，在保证速度的同时最大限度地减少了资源占用。关键词RS码；卷积码；欧几里德算法；FPGA1引言RS码是一种有很强纠错能力的多进制BCH码，也是一类典型的代数几何码。它首先由里德(Reed)和索洛蒙(Solomon)应用MS多项式于1960年构造出来的。它不但可以纠正

2、随机差错，而且对突发错误的纠错能力也很强，因此广泛用于差错控制系统中，以提高数据传输的可靠性。如今，RS(255，223)已被美国航天局和欧洲空间站在太空卫星通信的级联码系统中作为标准的外码以采用。2RS(255，223)编码器设计2.1RS(255，223)编码原理RS(n，k)码是一种非二进制的BCH码，工程上的RS纠错编码方式为RS(255，223)，该码的基本特性如下：·码类型：系统码，非透明·码字长度：每个RS码字中包含n=2J-1=255个RS符号=255×8bit；·检验位数：n-k=2t·纠错能力：可纠任一个RS码字中的t=16个RS符号差错；·码最小距离：dmi

3、n=2t+1·码的符号：有限域GF（2J）中的元素，每个RS符号由J=8bit构成，即GF（2）上的8维行向量；·码字中信息符号数目：k=n-2t=223个；·码字格式：d1d2d3…di…d223p1p2…pk…p32，其中di为第i个数据符号，pk为第k个校验符号；·域生成多项式：有限域GF(28)在其特征域GF(2)上的生成多项式为：F（X）=X8+X4+X3+X2+1其中F（X）为域生成多项式，X为多项式变量；·码生成多项式：g(x)=(x+a)(x+a2)...(x+a32)式中，g(x)是码生成多项式；ai是GF(a8)中一个元素。2.2RS(255，223)编码的F

4、PGA实现应用Matlab中的符号乘法，得到RS（255，223）生成多项式中的32项乘法系数。结合域生成多项式生成的监督矩阵表[a0，a1，a2……a254]，通过查表得到32项码生成多项式的系数[a18，a251，a215……a11]，即因此，RS（255，223）编码器示意图如图1所示。图1RS（255，223）编码器示意图由于GF(28)上的RS码是2m进制码，GF(28)中的每个元素均可表示成它的自然基底1，的线性组合：以乘a8为例可以表示为：a8(a0+a1a+a2a2+a3a3+a4a4+a5a5+a6a6+a7a7)=a7(a5+a2+a)+a6(a4+a+1)+

5、a5(a7+a2+a+1)+a4(a7+a6+a3+a2+1)+a3(a7+a6+a5+a3)+a2(a6+a5+a4+a2)+a1(a5+a4+a3+a)+a0(a4+a3+a2+1)=a7(a5+a4+a3)+a6(a4+a3+a2)+a5(a7+a3+a2+a1)+a4(a6+a2+a1+a0)+a3(a4+a3+a1+a0)+a2(a7+a5+a4+a2+a0)+a1(a7+a6+a5+a1)+a0(a6+a5+a4+a0)综上推导，我们可以把所有的乘法器变化为加法器，即模二和的形式。如图2所示。用输入数据信息实例进行了仿真。即输入信息为0，1，2…222，时，32个校验

6、位输出为102，212，116，164，159，61，229，39，17，244，245，67，253，18，156，217，115，73，31，174，27，140，69，159，104，219，254，187，173，169，10，116。图2的加法器表示3RS(255，223)译码器设计译码器的实现主要包括下面四个流程：伴随式计算、关键方程求解、钱搜索计算错误位置、福尼算法计算错误值。原理参考其中xi是错误位置对应的本原形式，σ(x)和ω(x)分别是错误位置多项式和错误值多项式，σ’(x)为σ(x)的一次导数。其中，σ1，σ3……为错误位置多项式奇数项系数3.5RS(255

7、，223)译码的FPGA实现3.5.1伴随式计算的实现伴随式计算电路结构如图4所示。图4中R0~R254为译码输入。为了节省硬件资源，同时考虑到每个伴随式系数在计算上相互没有关系，故采用串行计算得到Si。具体做法为：首先将译码输入R0~R254写入到一个片内RAM，每计算一个伴随式，将其从RAM中串行读出，并进行迭代运算。图4伴随式计算电路3.5.2关键方程求解的实现在欧几里德(Euclid)算法[3]中，用到了多项式的除法和乘法运算，为了节省资源，必须利用一个有效的刷新办法对该