cmos全加器课程设计

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1、CMOS全加器课程设计报告姓名：学号：班级：一、电路逻辑功能分析A、B分别为加数与被加数，Ci为低位向本位的进位值，S为“和”，Co为本位向高位的进位值。全加器的逻辑关系为：S=A⊕B⊕CiCo=ACi+BCi+AB=(A⊕B)Ci+AB全加器真值表：ABCiSCoABCiSCo0000010010001101010101010110010110111110二、电路结构的设计该电路传输门1与反相器构成异或门，传输门2与反相器构成同或门，其输出分别为A⊕B、。同或门与异或门的关系为：只要将异或门的输出端反相，如A变成，那么异或门就变成了同或门，反之亦然。该电路实

2、现全加器的原理为：因为S=A⊕B⊕Ci=(A⊕B)+（）Ci当=0，A⊕B=1时，S=当=1，A⊕B=0时，S=Ci因此，求和只需用一个2选1数据选择器，用A⊕B和作为控制信号，用Ci与作为输入信号即可。图中传输门3和4组成2选1数据选择器。进位信号：Co=(A⊕B)Ci+AB当A⊕B=0，则A=B=1Co=1=A=B，A=B=0Co=0=A=B，即Co选择A或B。当A⊕B=1，则AB，Co=Ci，即Co选择Ci。因此，同样用一个2选1电路，用A⊕B和作为控制信号，Co在A和Ci选择。图中传输门5和6构成2选1电路，完成进位信号输出功能。输出端反相器一方面可以

3、增加驱动能力，另一方面可以完成反相还原极性，因为数据选择器输入信号是和。三、全加器线路图:四、全加器网表:fulladder.sp文件:*SPICEnetlistwrittenbyS-EditWin322.06*WrittenonJun12,2011at23:16:01*Waveformprobingcommands.probe.optionsprobefilename="Module0.dat"+probesdbfile="H:fulladderfulladder.sdb"+probetopmodule="Module0".include"H:full

4、adderml2_125.md"VPowerVddGnd5vaAGndPULSE(0550n5n5n50n100n)vbBGndBIT({0011}lt=50nht=50non=5off=0rt=5nft=5n)vciCiGndPWL(0ns0V200ns0V205ns5V400ns5V).tran1n400n.printtranv(A)v(B)v(Ci)v(S)v(Co)*Maincircuit:Module0M1N13AGndGndNMOSL=2uW=5uAD=66pPD=24uAS=66pPS=24uM2N14N12GndGndNMOSL=2uW=5u

5、AD=66pPD=24uAS=66pPS=24uM3N10N13BGndNMOSL=2uW=5uAD=66pPD=24uAS=66pPS=24uM4N12ABGndNMOSL=2uW=5uAD=66pPD=24uAS=66pPS=24uM5N6CiGndGndNMOSL=2uW=5uAD=66pPD=24uAS=66pPS=24uM6N2N1GndGndNMOSL=2uW=5uAD=66pPD=24uAS=66pPS=24uM7CoN5GndGndNMOSL=2uW=5uAD=66pPD=24uAS=66pPS=24uM8N12BAGndNMOSL=2uW=5

6、uAD=66pPD=24uAS=66pPS=24uM9N10BN13GndNMOSL=2uW=5uAD=66pPD=24uAS=66pPS=24uM10N6N10N1GndNMOSL=2uW=5uAD=66pPD=24uAS=66pPS=24uM11CiN12N1GndNMOSL=2uW=5uAD=66pPD=24uAS=66pPS=24uM12N13N12N5GndNMOSL=2uW=5uAD=66pPD=24uAS=66pPS=24uM13N6N10N5GndNMOSL=2uW=5uAD=66pPD=24uAS=66pPS=24uM14SN2GndGndN

7、MOSL=2uW=5uAD=66pPD=24uAS=66pPS=24uM15N13AVddVddPMOSL=2uW=9uAD=66pPD=24uAS=66pPS=24uM16N14N12VddVddPMOSL=2uW=9uAD=66pPD=24uAS=66pPS=24uM17N10ABVddPMOSL=2uW=9uAD=66pPD=24uAS=66pPS=24uM18N12N13BVddPMOSL=2uW=9uAD=66pPD=24uAS=66pPS=24uM19N6CiVddVddPMOSL=2uW=9uAD=66pPD=24uAS=66pPS=24uM20

8、N2N1VddVddPMOSL=2uW