数字逻辑_4位全加器课程设计

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1、目录摘要……………………………………………………………………………………………………1Abstract………………………………………………………………………………………………21设计关键……………………………………………………………………………………………32设计过程……………………………………………………………………………………………42.1设计思路……………………………………………………………………………………………52.2设计过程……………………………………………………………………………………………63设计过程……………………………………………………………………………………………7

2、3.1设计实现代码………………………………………………………………………………………73.2功能仿真……………………………………………………………………………………………84设计总结……………………………………………………………………………………………9参考文献……………………………………………………………………………………………10摘要全加器的运用是相当的广泛的,像各种各样的CPU和某些模型机，然而对于快速正确的加法器的设计是相当的重要的，所以在这次课程设计我选择对全加器的设计与实现。一个器件需要进一步的更新换代，在我所学的知识领域里面，我认为应该需要两个方面，一个是设计，有一个好的设

3、计，它就像一种需求一样，即使这种设计在实际上暂时无法得到应用，但是，在一定时期以后，它是可以实现的。另一个是工艺，对于一个好的设计，由于工艺还没有达到那个水平没法进行对好的设计的实现。所以在这次我使用我所学过的知识进行对这个四位全加器进行设计。由于涉及串联进位，会导致进位延迟，故这种设计仅适用于低速情况。关键词：全加器四位延迟低速IIAbstractFulladderimplementuseisquitewidespread,likeallsortsofCPUandsomemodelmachine,yetforrapidcorrectadderdesignisquiteimportant

4、,sointhiscoursedesignfulladderdeviceformychoiceofdesignandimplementation.Adeviceneedfurtherupgrading,inmyknowledgefieldinside,Ithinkshouldneedtwoaspects,oneisthedesign,thereisagooddesign,itisjustlikeakindofdemandthesame,evenifthedesigninactuallytemporarilyunabletofindapplication,but,inacertainper

5、iodafter,itiscanberealized.Anotheristheprocess,foragooddesign,dueprocesshavenotreachedthelevelonagooddesigncanachieve.SointhistimeIusemyknowledgelearnedaboutthisfourfulladderdevicetocarryonthedesign.Becauseitinvolvesaseriescarryandcanleadtocarrydelay,sothisdesignonlysuitableforlowspeed.Keywords:f

6、ulladderdevicefourdelaylowspeedII1设计关键全加器是组合逻辑电路的一个重要的器件，它的设计方式有多种，这里采用逐个进位即串行进位和超前进位即并行进位综合设计。全加器是实现两个一位二进制数及低位来的进位数相加，即将三个一位二进制数相加，求得和数及向高位进位的逻辑电路。超前进位：是在低位没有完成计算就已经进位，这种设计比起串行进位方式设计的电路延时小，特别是多位的全加器，但设计原理相对较难。串行进位：是等到低位计算完毕后才产生进位，这种方式设计的电路延时较大，在多位的运算中延时是较大的但设计简单易懂。Max+plusII是Altera公司推出的的第三代PLD开

7、发系统(Altera第四代PLD开发系统被称为：QuartusII，主要用于设计新器件和大规模CPLD/FPGA).使用MAX+PLUSII的设计者不需精通器件内部的复杂结构。设计者可以用自己熟悉的设计工具（如原理图输入或硬件描述语言）建立设计，Max+PLusII把这些设计转自动换成最终所需的格式。其设计速度非常快。对于一般几千门的电路设计，使用Max+PLusII，从设计输入到器件编程完毕，用户拿到设计好的逻辑电路，大约只需几小