欢迎来到天天文库
浏览记录
ID:24295007
大小:534.50 KB
页数:18页
时间:2018-11-13
《第3章 组合电路的vhdl设计(二)》由会员上传分享,免费在线阅读,更多相关内容在学术论文-天天文库。
1、3.3四选一多路选择器及其VHDL描述3.3.1四选一多路选择器及CASE语句表述方式a、b、c、d:输入端口s1、s0:通道选择控制信号y:输出端口电路模型时序波形图3.3四选一多路选择器及其VHDL描述3.3.1四选一多路选择器及CASE语句表述方式3.3四选一多路选择器及其VHDL描述3.3.2CASE语句case语句属于顺序语句,因此必须放在进程语句Process中使用。When条件句中的<选择值或标识符>所代表的的值必须在Case<表达式>范围内,且数据类型匹配。除非所有<选择值或标识符>的值能完全覆盖Case语句中
2、表达式的取值,否则必须在最末一行加上Whenother=><顺序语句>,NULL表示不作任何操作。<选择值或标识符>不能重复3.3四选一多路选择器及其VHDL描述3.3.2CASE语句Case语句多条件选择值可以有4种不同的表达方式单个普通值数值选择范围并列数值混合方式3.3四选一多路选择器及其VHDL描述3.3.2CASE语句下例给出了Case语句使用中几种容易发生的错误标准逻辑矢量(std_logic_vector)类型在std_logic_1164程序包中的定义语句如下:3.3四选一多路选择器及其VHDL描述3.3.3I
3、EEE库预定义标准逻辑位与矢量使用std_logic_vector可以表达电路中并列的多通道端口或节点或者总线。B的数据类型被定义为一个具有8位位宽的矢量或总线端口信号。A的数据类型为4位位宽总线,数据对象是信号Signal。C的数据类型是bit位矢量数据类型,其每一个数据类型都是逻辑bit无符号数据类型:3.3四选一多路选择器及其VHDL描述3.3.4其他预定义标准数据类型VHDL综合工具匹配的扩展程序包中定义了一些有用的数据类型。如Synopsys公司在IEEE库中加入的程序包std_logic_arith定义了如下数据类
4、型:有符号数据类型:以上数据类型在std_logic_arith程序包中的定义语句如下:3.3四选一多路选择器及其VHDL描述3.3.5信号定义和数据对象3.3.6并置操作符数据对象有三类:信号(signal)、变量(variable)和常量(constant)。e作为信号,它可以如同一根导线那样在整个结构体中传递信息,但存储或传递的数据类型(取值范围)只能包含在std_logic定义的元素中。操作符&表示将信号或是数组合并起来形成新的数据矢量。s<=s1&s0相当于令s(1)=s1;s(0)<=s03.3四选一多路选择器及
5、其VHDL描述3.3.7四选一多路选择器的VHDL不同描述方式顺序语句,需要进程语句process引导。并行语句,无需进程语句process引导。3.3四选一多路选择器及其VHDL描述1.WHEN_ELSE条件信号赋值语句语句的一般表达式:并行赋值语句是相对于进程语句而言的,条件测试同样具有顺序性(优先级),下例中若p1与p2同为’1’,则z<=a。注意:分号只出现在最后一个表达式之后。3.3四选一多路选择器及其VHDL描述2.选择信号赋值语句语句的一般表达式:选择信号赋值语句在条件句中未能覆盖所有条件选择时,要求在末尾加上N
6、ULL(不做任何操作)类似涵义的关键词语句:when_else与with_select语句的区别:与case语句类似,with_select语句的字句具有同期性(即即刻转向选择值符合要求所对应的赋值操作,而when_else语句需要按照书写顺序从上往下逐条测试。3.4全加器及其VHDL表述3.4.1全加器设计及例化语句应用ain、bin、cin:分别为加数、被加数、来自低位的进位。cout、sum:分别为向高位产生的进位、本位和。net1、net2、net3:定义的三个内部连接线信号。h_adder、or2a:元件名u1、u2
7、、u3:例化名3.4全加器及其VHDL表述3.4.1全加器设计及例化语句应用3.4全加器及其VHDL表述3.4.1全加器设计及例化语句应用2输入或门VHDL,半加器的VHDL在【例3-2】中有,可直接调用。调用方式:直接将半加器和或门的.vhd文件复制到全加器顶层设计文件存放目录即可。元件调用声明语句(或元件定义语句)的两种不同的表达方式:注意:1)元件声明语句必须放在architecture---begin之间.2)端口符号的描述并不一定要与原来元件一致,但端口模式、数据类型、功能定义必须一致,如半加器的例化声明也可如下表述
8、:3.4全加器及其VHDL表述3.4.2VHDL例化语句元件例化就是引入一种连接关系,将预先设计好的实体定义为一个元件,然后利用特定的语句将此元件与当前的设计实体中的指定端口连接,从而为当前设计实体引进一个新的低一级的设计层次。3.4全加器及其VHDL表述3.4.2VHDL例
此文档下载收益归作者所有