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时间:2018-11-08
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1、以下三个是最经常被问到的,基本上属于介绍性的题目,无所谓正确答案,在我看来,这些不算真正的问题。Discussabouttheprojectsworkedinthepreviouscompany.介绍一下你在公司里做过的项目Whatarephysicaldesignflows,variousactivitiesyouareinvolved?介绍一下你们的后端流程(假设是从gatelevelnetlist开始的),你负责哪一部分?Designcomplexity,capacity,frequency,processtechnologies,blocksizeyo
2、uhandled.芯片的工艺,面积,standardcell的gatecount,FF的个数,memorymacro的个数,时钟频率,时钟个数,是hierarchy还是flattenflow,如果是flattenflow,分成几个block下面是第一个真正的问题:1、Whypowerstripesroutedinthetopmetallayers?为什么电源走线选用最上面的金属层?难度:1难度指数:1:常识--无论是否有工作经验,都应该准确回答2:简单--只要做过一点后端的设计,就应该明白3:一般--有实际工作经验一年左右,做过2个以上真正的设计,应该可以答上
3、来4:较难--在这个特定的领域有较多的研究,并积累了一定的经验5:很难--基本上是专家级的牛人了!答案:1)高金属层的IR比较小,EM能力大2)底层被IP,标准单元用的机会更大2、WhydoyouusealternateroutingapproachHVH/VHV(Horizontal-Vertical-Horizontal/Vertical-Horizontal-Vertical)?为什么要使用横竖交替的走线方式?(感觉这个问题比较弱智,但是号称是intel的面试问题,晕!我憧憬和向往的圣地啊!!!)难度:1答案:最有效地利用走线资源3、Howtofixx-
4、talkviolation?如何解决线间干扰?难度:4(关于难度的定义,在第一题里面)(应该至少有5大类解决办法,wirespacing,shielding,changelayer之类的只算其中1类)答案:1)upsizevictimnetdriver,downsizeaggressornetdriver2)increasewirespace,shielding,changelayer,changewirewidth3)insertbutterinvictimnet能答出以上3条的,在工作中已经基本够用,但是还有两个不常用到的,是AMD的一个大牛告诉我的。4)
5、把与victimnet相连的输入端改成Hi-Vth的单元5)改变信号的timingwindow。这个不易做到,但是也是解决方法4、Whatareseveralfactorstoimprovepropagationdelayofstandardcell?哪些因素可以影响标准单元的延迟?难度:3答案:1)PVT2)inputtransition,outputload3)Vth5、Whatwouldyoudoinordertonotusecertaincellsfromthelibrary?如何禁止使用库里面的某些单元?难度:1答案:set_dont_useset_
6、dont_touch6、Duringthesynthesis,whattypeofwireloadmodelareoftenused?做RTL综合时,经常使用的wireloadmodel有哪几种?难度:2注意:问题是wireloadmodel,不是wireloadmode,也不是delaymodel答案:1)zerowireloadmodel2)基于fanout的传统WLM3)基于物理位置(距离)的wireloadmodel,在Cadence的RC中叫PLE,Synopsys叫DCUltraTopographical附加问题:Whattypesofdelaym
7、odelareusedindigitaldesign?(数字IC设计中有多少种类型的delaymodel)答案:NLDMCCSECSM还有一个现在基本不用了的—LDM7、HowdelaysarecharacterizedusingWLM(WireLoadModel)?使用一般的WLM(不是zeroWLM,也不是按照物理位置算的DCT),DC是如何计算delay的?难度:2答案:DC在计算延时的时候,net的rc就要根据所选取的wrieloadmodel来计算,计算时和输出的fanout决定以smic13的smic13_wl10为例wire_load("smic
8、13_wl10"){resistanc
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