陈涛后端面试总结

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1、陈涛后端面试总结：后端面试陈涛芯片后端笔试java后端面试题python后端开发面试题篇一：陈涛后端面试总结_v1@@1、下面是第一个真正的问题：Whypowerstripesroutedinthetopmetallayers?为什么电源走线选用最上面的金属层？难度：11.高层更适合globalrouting.低层使用率比较高，用来做power的话会占用一些有用的资源，比如stdcell通常是m1Pin。2.EM能力不一样，一般顶层是低层的2~3倍。更适合电源布线。顶层金属通常比较厚，可以通过较大的电流3.一般ip占用的层次都靠近下几层，

2、如果上层没有被禁止routing的话，toplayer可以穿越，低层是不可能的，并且高层对下层的noise影响也小很多。@@2、WhydoyouusealternateroutingapproachHVH/VHV(Horizontal-Vertical-Horizontal/Vertical-Horizontal-Vertical)?为什么要使用横竖交替的走线方式？（感觉这个问题比较弱智，但是号称是intel的面试问题，晕！我憧憬和向往的圣地啊！！！）难度：1老是简单的问题比较无趣，问一个貌似简单，但是不容易回答完整的1.有效利用布线资源

3、，更利于布线2．线间干扰最小@@3、Howtofixx-talkviolation？如何解决线间干扰？难度：4（关于难度的定义，在第一题里面）（应该至少有5大类解决办法，wirespacing,shielding,changelayer之类的只算其中1类）1．增加受害网络的驱动能力upsizevictimdriver减小侵害网络的驱动能力2．Doublewitch，doublespacing，wireshileding3．Insertbufinvictimnet4．Victim的输入端改成hi-vthcell，hi-vth保证了再小纹波干

4、扰下不发生翻转5．改变timingwindows@@4、Whatareseveralfactorstoimprovepropagationdelayofstandardcell?哪些因素可以影响标准单元的延迟？难度：3答案应该包括1）PVT2）inputtransition，outputload3）Vth@@5、Whatwouldyoudoinordertonotusecertaincellsfromthelibrary?如何禁止使用库里面的某些单元？难度：1禁用就用set_dont_use禁止修改就用set_dont_touch@@6、

5、Duringthesynthesis,whattypeofwireloadmodelareoftenused?做RTL综合时，经常使用的wireloadmodel有哪几种？难度：2注意：问题是wireloadmodel，不是wireloadmode，也不是delaymodel答案：1）zerowireloadmodel2）基于fanout的传统WLM3）基于物理位置（距离）的wireloadmodel，在Cadence的RC中叫PLE，Synopsys叫DCUltraTopographical附加问题：Whattypesofdelaymo

6、delareusedindigitaldesign?(数字IC设计中有多少种类型的delaymodel)答案：NLDMCCSECSM还有一个现在基本不用了的—LDM@@7、HowdelaysarecharacterizedusingWLM(WireLoadModel)?使用一般的WLM（不是zeroWLM，也不是按照物理位置算的DCT），DC是如何计算delay的？难度：2DC在计算延时的时候，net的rc就要根据所选取的wrieloadmodel来计算，计算时和输出的fanout决定以smic13的smic13_wl10为例wire_l

7、oad(smic13_wl10){resistance:8.5e-8;capacitance:1.5e-4;area:0.7;slope:66.667;fanout_length(1,66.667);根据fanout值，由fanout(1,66.667)可以看出扇出为1，互连线长度为66.667，然后根据resistance和capacitance计算出互连线电容为1.5e-4*66.667，互连线电阻为8.5e-8*66.667，当然如果扇出值表中没有，就会用到slope，例如扇出为3时，此时估算的互连线长度为1*66.667+（3-1

8、）*slope，再计算出RC值，然后DC由此计算net的延时。@@8、Therearesourceclockclka(create_clock),andgeneratedclockclkbby