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时间:2018-11-07
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1、西安邮电学院FPGA课程设计报告题目:基于RAM的十口8位计数器院系:通信与信息工程学院专业班级:电科0902班学生姓名:赵荷导师姓名:刘正涛起止时间:2012-9-10至2012-9-21年月日FPGA课程设计报告提纲1.任务用一个10×8的双口RAM完成10个8位计数器,计数器的初值分别为1~10,时钟频率为1MHz,计数器计数频率为1Hz。用FPGA开发板上的按键作为计数器计数值的输出选择控制,数码管(或led)作为选择计数器的计数值输出。2.目的采用RAM实现计数器及FPGA功能验证3.使用环境(软件/硬件环境,设备等)
2、前仿modelsim6.1f后仿 QuartusII 10.14.FPGA课程设计详细内容4.1技术规范功能:1.先由复位键从选定的RAM地址中读出预置的8位初值存入计数模块。2.由开始键开始计数,暂停键暂停计数并同时存入RAM中以选定的存储单元。3.双端口RAM为10×8RAM由一个地址切换键按顺序切换1~10个地址端口。4.系统工作流程:切换端口读出数据开始计数暂停计数存入数据计数流程5.切换端口读出数七段显示译码器译码输出到数码管显示读取结果输出流程6.分频:1Hz的秒计时频率,用来进行秒计时;4.2设计方案信号定义:分频
3、模块Clk_50MHzclk_1Hzresetclk_1MHz分频:1Hz的秒计时频率,用来进行秒计时分频:时钟信号clk_50MHz;分频信号clk_1Hz;分频信号clk_1MHz;计数模块由RAM读出初值doutclkclk_1hzdout[7:0]din[7:0]startstartreset切换端口读出数据开始计数暂停计数存入数据计数:开始计数start计数器复位reset;计数输出din[7:0];计数置数add;七段显示译码器数码管dout显示模块wr[7:0]dinclk_50MHz10×8RAM计数器dout[
4、7:0][3:0]wr_addressrd[3:0]rd_adddressreseteetetstartaddRAM:10×8的RAM存储阵列10个字每个子8位输入端输入地址wr_address[3:0];输入数据din[7:0];上升沿有效写入信号wr;输出端输出地址rd_address[3:0];输出数据dout[7:0];上升沿有效读信号rd;端口I/O功能rdI读使能,高电平有效;系统使能工作,将din数据写入ram的存储单元中wrO写使能,高电平有效;将ram存储单元中的数据读出dout.Wr_address[3:0]
5、I写地址din[7:0]I数据输入口,内部接口dout[7:0]O数据输出,内部数据传送resetI复位端,时钟下降沿有效addI计数器置数端startI开始/暂停键,高电平开始,低电平暂停Rd_address[3:0]I读地址rd_clkI读时钟,下降沿触发wr_clkI写时钟,上升沿触发地址划分:ain[3:0]Ram存储单元00010000_000100100000_001000110000_001101000000_010001010000_010101100000_011001110000_011110000000_1
6、00010010000_100110100000_1010En数码管(或led)显示模块startRAM输入/输出1~10clk_1hzclk计数模块置数控制分频模块控制模块:开始、暂停、返回初值,计数器显示切换4.3功能验证方案(1)验证对象及目的本验证方案将描述对双端口RAM计数器的验证。在本文中验证指使用软件工具对其功能进行验证。双端口RAM计数器功能和指标的详细描述请参见《双端口RAM计数器技术规范.doc》在本文所描述的验证过程中侧重对RAM数据的读取进行验证,指标主要在硬件验证和测试过程中完成。在本验证过程中将验证以
7、下内容:(2)验证环境及工具根据情况验证过程将使用以下的环境和工具进行:a)windows环境下使用ModelSim仿真工具;b)windows环境下使用QuartusII工具。为进行验证还应当建立仿真激励模块(3)预确认a.系统主要技术参数;经分析,系统的的主要参数包括:引脚数目,引脚工作电压,电源电压,系统的工作频率。b.系统的模块数目及各模块实现的功能及如何知道模块工作正常;c.总模块验证,看总系统是否正常工作。(4)仿真确认:a.目的初步确认系统是否完成预期设计的功能;先分析芯片所有模块连接关系,如下图时钟分频模块计数模
8、块,实现计数,暂停,和与RAM之间的数据存取clk(50M)enclk_1Hz显示模块led显示clk(50M)地址控制10×8RAMenb.逐个完成各个模块的验证①分频模块:由于系统提供的频率为50MHz而计数时需要的是每秒那样计数,故需要将50MHz分频为1
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