基于fpga的秒表设计

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1、基于FPGA的秒表设计姓名：周文凯专业：电子信息科学与技术班级：10级1班学号:201001050934指导教师：陈新华信息科学与工程学院Hi子系2012年7月4日摘要在科技高度发肢的今天，集成电路和计算机应用得到了高速发展。尤其是计算机应用的发展。它A人们F1常生活己逐渐崭露尖角。大多数电子产品多是由计算机电路组成，运用eda技术及Verilog语言设计出的数字秒表。秒表在很多领域充当一个重要的允色。在各种比赛中对秒表的精确度要求很高，尤其是一些科学实验，他们对吋间精确度达到了几纳秒级别。利川Verilog语言设计基于计算机电路

2、屮吋钟脉冲原理的数字秒表。该数字秒表能对0秒〜59.99秒范围进行计时，计时精度达到10ms。设计位开关和启停开关。fi位开关可以在任何情况下使用，使用以后计吋器清零，并做好下一次计吋的准备。关键同：EDA技术、Verilog语言、分频器、计数器、数码管、目录摘要……试验目的实验要求实验环境实验环境试验过程QuartusII1、创建miaobiao工程2、verilog程序的编写及其说明66810102、编译…管脚绑定、下载……Modelsim1、编写测试文件…-仿真结果TREX_C1开发板测试心得体会参考文献试验目的通过秒表的制

3、作进一步熟悉Verilog的编写规范，FPGA的开发流程巩固所学内容，为进一步学习打下基础。实验要求实现秒表的基本功能，代码完整、格式规范，仿真输出。实验环境QuartusII、modelsim、TREXCl实验板试验过程QuartusII1、启动quartusII创建miaobiao工程2、秒表verilog程序的编写及其说明1、数码管模块always@(posedgeelk)//数码管扫描分if(count_cp==50000)begincount_cp=0;/X).001*2clk_n=〜clk_rendelsei；coun

4、t_cp=count_cp+1;always@(posedgeclk_n)/A).001*2refersh_s=refersh_s+1；always@(refersh_s)//数码管扣描、送数begincase(refersh_s)2'b00:begincom[3:0]=4’blll0;in_out==out_ms[3:0];end2'b01:begincom[3:0]=4'bll01;in_out==out_ms[7:4];end2'bl0:begincomAOlzfblOlljirvout==out_s[3:0];end2'b

5、ll:beginendcasecom[3:0]=4'b0111;in_out==out_s[7:4];endend2、计数分频模块always@(posedgeelk)//计数分频if(count_tp==250000)//3.OO5begincount_tp=0;clk_p=〜elk一p;endelsecount_tp=count_tp+1;3、初始化、清零模块beginif(reset==0)//清零初始'化beginout_ms<=0;out_s<=0;end4、开始暂停模块elseif(cin==0)//计数、哲停设置按键

6、a<=a+l;//a为2进制一位数，只有0和1elseif(a)//a=l计数a=0暂停5、计数模块beginif(out_ms[3:0]==9)beginout_ms[3:0]<=0;if(out_ms[7:4]==9)beginout_ms[7:4]<:0;if(out_s[3:0]==9)beginout_s[3:0]<=0;if(out_s[7:4]==5)out_s[7:4]<=0;elseout_s[7:4]<=out_s[7:4]+l;endelseout_s[3:0]<=out_s[3:0]+l;endelseou

7、t_ms[7:4]=out_ms[7:4]+l;endelseout_ms[3:0]=out_ms[3:0]+l;endelsebeginout_s<=out_s;out_ms<=out_ms;endend6、2进制数与数码管对应转换模块always@(in_out)begincase(in_out)4'bOOOO:out[7:0]=8'bl001_0000;4'bOOOl:out[7:0]=8,bl001_llll;4'bOOlO:out[7:0]=8'b0101_1000;4'bOOll:out[7:0]=8'b0001_10

8、01;4'bOlOO:out[7:0]=8'b0001_0111;4'bOlOl:out[7:0]=8*b0011_0001;4'bOllO:out[7:0】=8'b0011一0000;4'bOlll:out[7:0]=8'bl001_1101;4