高速数字串行加法器及其应用

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1、高速数字串行加法器及其应用

2、第1内容显示中摘要：与传统加法器相比，数字串行加法器具有工作频率高、占用资源少、设计灵活等优点。介绍了数字串行加法器的原理，说明了该加法器在FPGA上的实现要点及其在匹配滤波器设计中的应用。与传统ＤＳＰ相比，定制ＤＳＰ具有速度更高、设计灵活、易于更改等优点，常常应用于设计方案和关键算法的验证。在ＤＳＰ运算中，加法是最常用的。常见的加法器是位并行的500)this.style.ouseg(this)">（Ｂｉｔ－ｐａｒａｌｌｅｌ），在一个时钟周期内完成加法运算。其速度较

3、高，占用的资源较多。但是，在很多应用中，并不需要这么高的速度，而且希望减小资源消耗。这时可以采用数字串行（Ｄｉｇｉｔ－ｓｅｒｉａｌ）加法器，利用多个时钟周期完成一个完整的加法运算，从而使占用的资源大幅度减少。为了使数字串行加法器具有更广泛的应用范围，设计的关键是要使电路达到尽可能高的工作频率，以取得高的数据吞吐量（Ｔｈｒｏｕｇｈｐｕｔ），从而满足系统其它部分的速度要求。１数字串行加法器在数字串行加法器中，字长为Ｗ的操作数被分为Ｐ个位宽为Ｎ（Ｎ能被Ｗ整除，Ｐ＝Ｗ／Ｎ）的数字，然后从低位开始相加，在

4、Ｐ个时钟内完成加法操作。Ｐ个时钟周期称为一个采样周期（ＳａｍｐｌｅＰｅｒｉｏｄ）。Ｎ＝２的数字串行加法器结构如图１所示。如果输入操作数的字长为８，那么串行加法器可以在４个时钟周期内完成加法运算。这个加法器只用了两个全加器的资源，比一般的８ｂｉｔ行波进位加法器小。数字串行加法器的控制也比较简单，输入移位寄存器完成并行－串行转换功能，通过移位操作不断为加法器提供位宽为Ｎ的操作数；Ｃｏｎｔｒｏｌ信号指示了新采样周期的开始，此时ｃａｒｒｙ清零；输出移位寄存器完成串行－并行转换，输出计算结果。对于特定的输

5、入字长，通过选择不同的Ｎ，可以实现速度、面积不同的数字串行加法器。这样，设计者可以根据实际情况加以选择，提高了设计的灵活性。图22bit全加器连接示意图２高速数字串行加法器在ＦＰＧＡ上的实现由于数字串行加法器要用Ｐ个时钟周期才能完成整个加法操作，因此其工作频率必须足够高。这样，在ＦＰＧＡ上实现时，如何使串行加法器具有尽量高的工作频率就将成为关键问题。下面以Ｘｉｌｉｎｘ公司的ＶｉｒｔｅｘＥ系列ＦＰＧＡ为例，说明如何设计高速数字串行加法器。500)this.style.ouseg(this)">Ｖｉ

6、ｒｔｅｘＥ的一个ＣＬＢ（ＣｏｎｆｉｇｕｒａｂｌｅＬｏｇｉｃＢｌｏｃｋ）包含两个ｓｌｉｃｅ，图２为在一个ｓｌｉｃｅ上实现２ｂｉｔ全加器的连接示意图（不相关的逻辑已略去）。数字串行加法器的结构是行波进位加法器，因此必须尽量减小进位逻辑上的延迟。ＶｉｒｔｅｘＥ的ｓｌｉｃｅ中提供了专用的进位逻辑和布线，充分利用这些资源可以提高加法器的性能。对ＶｉｒｔｅｘＥ系列，数字串行加法器应选用奇数位宽，这是因为在ＶｉｒｔｅｘＥ中一个ｓｌｉｃｅ包括两个ＬＵＴ(查找表)、两个触发器和一些其它的组合逻辑，因此使用一个ｓｌ

7、ｉｃｅ刚好可以实现一个１ｂｉｔ的全加器，使用两个ｓｌｉｃｅ可以实现一个３ｂｉｔ的全加器。如果要实现２ｂｉｔ的全加，则需要一个ｓｌｉｃｅ完成２ｂｉｔ的相加和保存，另外还需要一个ｓｌｉｃｅ中的一个寄存器用来存储进位，这样两个ｓｌｉｃｅ整体的利用率就降低很多。数据位宽为２、４、６、８等偶数时都存在这样的问题。图３为Ｎ＝３时加法器的布局布线示意图。由于专用的进位链布线资源仅存在于纵向的两个ｓｌｉｃｅ之间，所以在实现３ｂｉｔ加法器时，使用纵向相邻的两个ｓｌｉｃｅ。加法器的关键路径在进位链上，其延时为：ＴＣ

8、ＫＯ＋Ｔ＄Ｎｅｔ＿Ｃａｒｒｙ＿ｒｅｇ＋ＴＢＸＣＹ＋Ｔ＄Ｎｅｔ＿Ｃａｒｒｙ＿ｏｕｔ＋ＴＣＫＣＹ＝１．０＋Ｔ＄Ｎｅｔ＿Ｃａｒｒｙ＿ｒｅｇ＋０．５４＋Ｔ＄Ｎｅｔ＿Ｃａｒｒｙ＿ｏｕｔ＋１．３＝２．８４＋Ｔ＄Ｎｅｔ＿Ｃａｒｒｙ＿ｒｅｇ＋Ｔ＄Ｎｅｔ＿Ｃａｒｒｙ＿ｏｕｔ式中，ＴＣＫＯ为ＤＦＦ的ＣＬＫ到ＸＱ／ＹＱ的延时，500)this.style.ouseg(this)">ＴＢＸＣＹ为ＢＸ到ＣＯＵＴ的延时，ＴＣＫＣＹ为ＣＩＮ到ＤＦＦ的建立时间。这些延时的数值可以从手册获得。连线延时包括＄Ｎｅｔ＿Ｃａｒｒｙ＿ｒ

9、ｅｇ和＄Ｎｅｔ＿Ｃａｒｒｙ＿ｏｕｔ的延时。前者是进位链，延时为０;后者为普通连线，延时约为０．４７ｎｓ。因此，总延时约为３．３１ｎｓ，即工作频率约为３００ＭＨｚ。为了减小延时、提高工作频率，使用ＦＰＧＡＥｄｉｔｏｒ对布局布线进行精确控制，并把加法器做成硬宏，有利于保证多次实例化时的性能。现将使用宏完成的设计和使用ＨＤＬ语言完成的设计在工作频率上做一个比较。使用Ｖｉｒｔｅｘ５０Ｅ－６ｐｑ２４０器件、ｘｓｔ综合器时，用宏完成的３ｂｉｔ数字串行加法器的最高工作频率为３００ＭＨｚ，而用ＨＤＬ完成的相同设