adsl芯片集的设计平台

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1、ADSL芯片集的设计平台

2、第1lunonachip)提出巨大的挑战。500)this.style.ouseg(this)">当今市场可用的芯片集解决方案基于“以一盖全”的概念。按照这种方案，原始芯片供应商向市场提供唯一的芯片集，它使宽带接入高层进入了产品的成熟期。处于市场这个阶段，生产商的成功与否取决于能否理顺性能、上市时间与成本三个要素的三角关系。新一代元件将日趋多样化以满足特定市场的需求。除了CO/CPE（中心局/客户端设备）相分离外，多样公还来自公司对特殊要求的识别能力，以具竞争力的价格赋于核心引擎新的形式并壮装入优化

3、后的硬件与应用软件解决方案。从工程观点看，为工作团队提供最大灵活性的开发环境就能跟上新品迭出的步伐。宽带接入IC是典型的SoC，合理地融入了设计方法、实践经验、工具与IP（知识产权）的新技术。例如，Alcatel推出第5代DynaMite调制解调器，这是一种CO与CPE应用的专用ADSL解决方案。然而就在两年前，DynaMite还默默无闻。正是由于这种ADSL芯片集正研发中合理地运用设计方法、实践经验、工具与知识产权，使它赢得了全球52%的市场份额。设计方法多数设计环境基于市场提供的最佳商业工具和数据库标准接口。然而单独的最

4、佳工具并不能加速开发过程。500)this.style.ouseg(this)">最高水平的混合信号设计要求数字与模拟电路以及软件的协同开发。工程团队迫于缩短上市周期的压力而采用新的开发方法。确实，为了正确规范每个部分和它们的接口，探索高级体系结构，合理分配与性能优化是必须的。在出台的各种方法中，多数要求开发小组的协同环境中加强软件与硬件间的联系；还要求开发小组在开发周期内不断完善目标规范（见图1）。从而最终取得声速地提高系统复杂性并顺利地集成IP内核的效果。需要创新的方法来保证不稳定目标设置下的安全设计。设计环境可用来帮助

5、设计人员实现上述目标。协同设计方法应对开发阶段的三个方面提供支持：协同规范、协同合成与协同验证（见图2）。在整个开发过程中，协同设计方法的早期采用者已获得领先于世界的专业技能。协同规范协同规范工具使用C或C++一类描叙语言。描叙应尽量使用与实施方案无关的适当抽象级模型（见图3）。通过规范的执行，协同精细化可将各IP块最佳地分割成最有效的实施工艺。500)this.style.ouseg(this)">根据系统要求（如功能、功耗、成本）、工艺能力和可利用的IP，可选择合适的资源与结构设计来满足功能结构的要求。通过全面的性能分析

6、，利用核心处理器支持的软件、VHDL硬件和模拟技术来实施各种规定的功能。选用高度抽象级模型也能较顺利地实施，从而快速完成系统分割的迭代。为了确保映射过程的一致性，应建立包含模拟装置与测试装置的交*验证模型。协同合成在第二阶段，协同设计环境要将系统任务映射至定制的硬件或可编程的芯核。目前市场现有的协同合成工具有能力将抽象的系统接口（事务）映射至详细实施的协议。一般这些工具能生成外设、驱动器软件、RTOS、或板级总线。协同模拟在功能分割后，使用协同模拟工具来验证各个抽象级的一致性。当然，整个设计流程自始至终应采用统一的测试装置。

7、再者，与常用的基于VHDL、C以及ISS的组合的方法相比，使用单一的，通常是C或C++语言的模拟引擎可减少模拟时间。内置硬件与软件的模拟框架结构便于对整个系统进行连续的验证，加速开发与软件调度。一致性验证让开发者及早从事软件开发，进而在虚拟模型上及早着手设计过程，从而大大缩短上市时间。混合SoC设计的实施尽管数字电路占据了高水平混合信号设计的大部部分面积，然而大部分设计工作量却花在低设计效率的模拟电路上。经验表明，对混合信号IC，复杂性按Moore定律上升，这说明各工艺代的芯片面积大致保持恒定。设计效率显然不是按同一速率提高

8、的，因而每个工程项目的设计总量还是增加的。由于模拟性能的提高以及设计工具性能较低，模拟电路设计在设计工作总量中的份额还在增加。除了固有的模拟电路设计风险，模拟设计效率还是影响后继混合SoC项目新产品出台时间的主要因素。结果是，第一代混合芯片可使用高水平的模拟设计，而后继各代产品只能沿着比数字芯片慢得多的技术路线发展。500)this.style.ouseg(this)">高抽象级设计、高功能模块使用率提高了数字设计效率。数字电路通常在RT级开始实施，使用VerilogHDL与VHDL两种语言。在整个设计流程中，典型的数字电路

9、实施流程确保时延与约束条件、时延计算与库定时信息在概念上的一致性。基于此，保持逻辑合成引擎、元件放置与路由的紧密联系，使系统快速地集中致符合初始定时限制要求的设计。可再使用的平台Alcatel采取的策略是将产品开始集中在数量有限的可再使用平台上。向开发小组提供这种定义明确的平台，产品可在缩