使用quartusⅱ与modelsim进行verilog程序的综合与仿真

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时间:2018-10-24

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1、第一步:软件安装。这就略了吧,应该谁都会的。第二步:启动QUARTUS,新建工程。File----new----newquartus Ⅱproject。next下图中,在1处填入工程文件夹(路径中不要使用中文),2处填写工程名,3处填写该工程的顶层模块名(默认情况下工程名和顶层模块名相同),然后NEXT。下一个对话框是添加已有文件的,没有的话就next。再下一个对话框是设备设置,可next。再下一个对话框是仿真设置,这个会在下面详细设置,这里直接next。然后finish。 第三步:新建Veril

2、og文件。file---new---verilogHDLfile。然后先保存为adder.v。第四步:编写程序。第五步:仿真的设置(重要)。   1.Tools----options----EDAToolOptions,在modelsim后的路径里填入modelsim程序的路径。2.assignments----setting----EDAToolsSettings----simulation。在toolname里选择modelsim,formatforoutputnetlist里选择verilo

3、gHDL,timescale里根据仿真程序选择。设置好后勾选compiletestbench,然后打开后面的testbenches。3.在TESTbenches对话框里点击new。4.在testbenchname中填写仿真模块名,在toplevelmoduleintestbench中填写仿真模块中的顶层模块名(默认与仿真模块名相同),然后点击下面的Filename后文件添加按钮(3),找到你已经编写好的仿真程序,然后点击Add添加。说明:Quartus中提供了自动生成testbench文件的功能,

4、但内容不全,建议自己编写,保存格式为verilog文件(.v)。5.一顿点OK,直到回到主界面。至此,仿真的设置完成了。第六步:编译。processing----startcompilation。等好久好久。。。。想看综合结果,在Tasks中,compiledesign-----Analysis&Synthesis-----NetlistViewers-----RTLViewer(双击)结果如下第七步:终于到仿真啦!!Tools----RunEDASimulationtool-----EDARTL

5、Simulation。然后你就发现启动了modelsim。经过一段漫长的等待后,如果你的模块和仿真模块没问题的话,仿真结果出来喽! 另外,如果你在testbench中使用了$monitor的话,会在下面的命令行中会出现仿真的文字结果,比如:#       20 00001111+00000001={00010000,0}#       40 10010011+10010101={00101000,1}

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