eda期末考试题04

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1、EDA期末考试试题及答案-X单项选择题：（20分）1.下列那个流程是正确的基于EDA软件的FPGA/CFLD设计流程：BA.原理图/HDL文本输入一适配一综合一功能仿真一编程下载一硬件测试B.原理图/HDL文本输入一功能仿真一综合一适配一编程下载一硬件测试C.原理图/HDL文本输入一功能仿真一综合一编程下载一一适配硬件测试；D.原理图/HDL文本输入一功能仿真一适配一编程下载一综合一硬件测试2.综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下而对综合

2、的描述中，是错误的，CA.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；B.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C.综合是纯软件的转换过程，与器件硬件结构无关；D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。3.CPLD的可编程是主要基于什么结构：。DA.查找表（LUT）；B.ROM可编程；C.PAL可编程；I）.与或阵列可编程；4.IP核在EDA技术和开发中具有十分

3、重要的地位，以HDL方式提供的IP被称为：。CB.固IP;C.软IP;D.都不是；5.流水线设计是一种优化方式，下列哪一项对资源共享描述正确_。CA.面积优化方法，不会有速度优化效果B.速度优化方法，不会荇面积优化效果C.而积优化方法，可能会有速度优化效果D.速度优化方法，可能会有面积优化效果6.在VHDL语言中，下列对时钟边沿检测描述中，错误的是。DA.ifelk’event,andelk1*thenB.iffalling一edge（elk）thenC.ifelk’eventandelk=‘0

4、’thenD.ifelk’stableandnotelk=‘1’then7.状态机编码方式中，其中占用触发器较多，但其实现比较适合FPGA的应用Ca.状态位趙输出醐码B.顺序编码■C.-位細编码、D.以上都不是8.子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列那种方法是速度优化。AA.流水线设计B.资源共享C.逻辑优化D.串行化8.不完整的IF语句，其综合结果可实现。AA.时序电路B.双向控制电路"C.条件相或的逻辑电路D.三态控制电路10

5、.在一个VHDL设计中Idata是一个信号，数据类型为std_logic_Vector，试指出下面那个赋值语句是错误的。DA.idata<=“00001111”B.idata<=b”OOOOjlll”；C.idata〈=X”AB”D.idata〈=16”01”；SIN<=n1001rTHENSIN<="1000"zTHENSIN<="0111"，THENSIN<=f,0110f,THENSIN<=I,01011'fTHENSIN<=n0100n/THENSIN<=n0011n9THENSIN<=

6、n0010n，THENSIN<=f,0001f,ELSESIM<=''0000〃•9、VHDL程序改错：（10分）三、VHDL程序填空：（10分）下面程序是一个10线一4线优先编码器的VHDL描述，试补充完整,LIBRARYIEEE；USEIEEE.STD_LOGIC_1164•ALL;ENTITYcoderISPORT(din:INSTD—LOGIC一VECTOR(9DOWNTO0);output:OUTSTD_LOGIC_VECTOR(3DOWNTO0)ENDcoder;ARCHITECTU

7、REbehavOFCODERISSIGNALSIN:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(DIM)BEGINIF(din(9)=,0,)THENELSIF(din(8)=z)ELSIF(din(7)=f0f)ELSIF(din(6)=f0,)ELSIF(din(5)=f01)ELSIF(din(4)=，0，)ELSIF(din(3)=l0l)ELSIF(din(2)=f0f)ELSIF(din(l)=f0,)ENDIF;ENDPROCESS;Output

8、<=sin;ENDbehav;）；二、EDA名词解释，写出下列缩写的中文（或者英文）含义：（10分）1.SOC单芯片系统仔细阅读下列程序，回答问题2.FPGA现场可编程门阵列1LIBRARYIEEE；2USE工EEE.STD_LOGIC_1164.ALL;3.LUT查找表34.EDA电子设计自动化4ENTITYCNT4IS5PORT{CLK:INSTD_LOGIC;5.Synthesis综合6Q:OUTSTD_LOGIC_VECTOR{37ENDCNT4;8ARCHITECTUREbhvOFCN