EDA期末考试题06

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1、考试课程EDA技术与VHDL考试日期成绩参考答案课程号教师号任课教师姓名考生姓名学号（8位）年级专业一、选择题：（20分）1．下列是EDA技术应用时涉及的步骤：A.原理图/HDL文本输入;B.适配;C.时序仿真;D.编程下载;E.硬件测试;F.综合请选择合适的项构成基于EDA软件的FPGA/CPLD设计流程：A→___F___→___B__→____C___→D→___E____2．PLD的可编程主要基于A.LUT结构或者B.乘积项结构：请指出下列两种可编程逻辑基于的可编程结构：FPGA基于____A_____CPLD基于____B_____3．在状态机的具体实现时，往往

2、需要针对具体的器件类型来选择合适的状态机编码。对于A.FPGAB.CPLD两类器件：一位热码状态机编码方式适合于____A____器件；顺序编码状态机编码方式适合于____B____器件；4．下列优化方法中那两种是速度优化方法：____B__、__D__A.资源共享B.流水线C.串行化D.关键路径优化单项选择题：5．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，___D___是错误的。A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；B.为实现系统的速度、面积、性能

3、的要求，需要对综合加以约束，称为综合约束；C.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。D.综合是纯软件的转换过程，与器件硬件结构无关；6．嵌套的IF语句，其综合结果可实现___D___。A.条件相与的逻辑B.条件相或的逻辑C.条件相异或的逻辑D.三态控制电路7．在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。DA.idata<=“00001111”;B.idata<=b”0000_1111”;C.idata<=X”AB”;D.idata<=B”2

4、1”;8．在VHDL语言中，下列对时钟边沿检测描述中，错误的是__D___。A.ifclk’eventandclk=‘1’thenB.iffalling_edge(clk)thenC.ifclk’eventandclk=‘0’thenD.ifclk’stableandnotclk=‘1’then9．请指出AlteraCyclone系列中的EP1C6Q240C8这个器件是属于__C___A.ROMB.CPLDC.FPGAD.GAL二、EDA名词解释，（10分）写出下列缩写的中文（或者英文）含义：1.ASIC专用集成电路2.FPGA现场可编程门阵列3.CPLD复杂可编程逻辑器

5、件4.EDA电子设计自动化5.IP知识产权核6.SOC单芯片系统简要解释JTAG，指出JTAG的用途JTAG，jointtestactiongroup，联合测试行动小组的简称，又意指其提出的一种硬件测试标准，常用于器件测试、编程下载和配置等操作。第1页共5页三、VHDL程序填空：（10分）下面程序是参数可定制带计数使能异步复位计数器的VHDL描述，试补充完整。--N-bitUpCounterwithLoad,CountEnable,and--AsynchronousResetlibraryieee;useIEEE.std_logic_1164.all;useIEEE.st

6、d_logic_unsigned.all;useIEEE.std_logic_arith.all;entitycounter_nisgeneric(width:integer:=8);port(data:instd_logic_vector(width-1downto0);load,en,clk,rst:instd_logic;q:outstd_logic_vector(width-1downto0));endcounter_n;architecturebehaveofcounter_nissignalcount:std_logic_vector(width-1downt

7、o0);beginprocess(clk,rst)beginifrst='1'thencount<=(others=>‘0’);――清零elsifclk’eventandclk=‘1’then――边沿检测ifload='1'thencount<=data;elsifen='1'thencount<=count+1;endif;endif;endprocess;q<=count;endbehave;四、VHDL程序改错：（10分）仔细阅读下列程序，回答问题LIBRARYIEEE;--1USEIEEE.STD_LOGIC_1164