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1、数字钟程序设计本设计在实验箱上验证，使用电路模式7，用动态扫描方式显示，“DS8使能”开关上推；动态位扫描时，时、分、秒之间间隔点亮；TMODE：12/24进制模式切换，接键8；SCAN：动态扫描时钟信号，接CLOCK0，跳线选16384Hz；MINUTE：分校时，接键1（单脉冲）；HOUR：小时时校时，接键4（单脉冲）；EXCHGE：计时/校时切换，接键5；CLK:：时钟脉冲，接CLOCK2,跳线选1Hz；RET：清零，接键7（单脉冲）；EN：计数使能，接键3；CLK1024：蜂鸣输入信号，接CLOCK5,跳线选1024Hz；SG[6..
2、0]：段选信号，接PIO49到PIO43；BT[7..0]：位选信号，接PIO41到PIO34；SPEAKER：蜂鸣输出信号，接SPEAKER。程序模块【1】60进制模块——CNT60LIBRARYIEEE;--------CLK时钟输入，RET清零，EN计数使能，USEIEEE.STD_LOGIC_1164.ALL;--------CQL分或秒的个位输出，USEIEEE.STD_LOGIC_UNSIGNED.ALL;--------CQH分或秒的十位输出,ENTITYCNT60IS--------COUT1进位输出PORT(CLK,RST
3、,EN:INSTD_LOGIC;CQL:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CQH:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT1:OUTSTD_LOGIC);--------向外部的进位ENDCNT60;ARCHITECTUREbehavOFCNT60ISSIGNALCQI0:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALCQI1:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALCOUT0:STD_LOGIC;------低位向高位的进位BEGINPRO
4、CESS(CLK,RST,EN)-------十进制BEGINIFRST='1'THENCQI0<=(OTHERS=>'0');ELSIFCLK'EVENTANDCLK='1'THENIFEN='1'THENIFCQI0<9THENCQI0<=CQI0+1;ELSECQI0<=(OTHERS=>'0');ENDIF;ENDIF;IFCQI0=9THENCOUT0<='1';ELSECOUT0<='0';ENDIF;ENDIF;ENDPROCESS;CQL<=CQI0;PROCESS(COUT0,RST)------六进制BEGINIFRST
5、='1'THENCQI1<=(OTHERS=>'0');ELSIFCOUT0'EVENTANDCOUT0='1'THENIFCQI1<5THENCQI1<=CQI1+1;ELSECQI1<=(OTHERS=>'0');ENDIF;IFCQI1=5ANDCQI0=9THENCOUT1<='1';ELSECOUT1<='0';ENDIF;ENDIF;ENDPROCESS;CQH<=CQI1;ENDbehav;【2】24
6、12进制模块——CNT24LIBRARYIEEE;---------CLK输入分的进位信号，RET清零，EN计数使能,USEI
7、EEE.STD_LOGIC_1164.ALL;----------MODE为12和24进制的切换，USEIEEE.STD_LOGIC_UNSIGNED.ALL;---------CQL小时的个位输出，CQH小时的十位输出ENTITYCNT24ISPORT(CLK,RST,EN,MODE:INSTD_LOGIC;CQL:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CQH:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDCNT24;ARCHITECTUREbehavOFCNT24ISSIGNALCQI0:ST
8、D_LOGIC_VECTOR(3DOWNTO0);SIGNALCQI1:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALCQI2:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALCQI3:STD_LOGIC_VECTOR(3DOWNTO0);BEGINP1:PROCESS(CLK,RST,EN)--------24进制模式BEGINIFRST='1'THENCQI0<=(OTHERS=>'0');CQI1<=(OTHERS=>'0');ELSIFCLK'EVENTANDCLK='1'THENIFEN='1
9、'THENIFCQI1<2THENIFCQI0<9THENCQI0<=CQI0+1;ELSECQI0<=(OTHERS=>'0');CQI1<=CQI1+1;ENDIF;ELSI
