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《基于fpga的数字通信误码测试系统设计》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。
1、基于FPGA的数字通信误码测试系统设计摘要:本文提出了一种基于FPGA的数字通信误码测试系统设计方法,重点讨论了实现误码测试的伪随机序列产生,自校验误码插入,位同步原理及实现方法,在EP1K30TC144-3FPGA上实现了测试系统的核心模块。关键词:误码测试FPGA在数字通信系统传输过程中,无论是设备故障,还是传播衰落、码间干扰、邻近波道干扰等,都可能造成系统性能变差甚至造成通信中断,其结果都可以通过误码的形式表现出来。数字通信系统的研发制造、运行维护中最基本的性能指标测试是误码测试。本文提出了基于FPGA的数字通信误码测试系统的设计方法,重点讨论了实现误码测试的伪随机
2、序列产生,自校验误码插入,位同步等关键技术原理及实现方法,并在Altera公司EP1K30TC144-3FPGA上实现了测试系统的核心模块。1.系统组成原理数字通信系统的误码测试一般有近端测试和远端测试2种方式,如图1(a)、(b)所示。接收与误码检测被测通信系统码型产生与发送（a）近端测试（单向）方式图被测通信系统码型产生与发送接收与误码检测（b）远端测试（环路）方式图图1 数字通信系统的误码测试图1中误码测试发送部分与误码测试接收部分为误码测试系统的基本组成。本文设计的误码测试发送和接收系统图分别如图2和图3所示。输出接口电路误码插入控制时钟信号发生器码型产生与选择图
3、2误码测试发送系统误码计数输出控制码型产生比特误码检测同步检测被测序列输出图（3）误码测试接收系统误码测试发送部分主要由时钟信号发生器、伪随机码和人工码发生器、误码插入发生器以及接口电路组成,它可以输出各种不同序列长度的伪随机码(从(2^7-1)~(2^23-1)bit)和16bit的人工码,以满足ITU-T对不同速率的PCM系统所规定的不同测试用的序列长度。它具有“0”码插入功能,并能发出带有10^-3~10^-6误码率的数据,可用于检测被测设备和系统的承受能力和检测告警功能等。接口电路用来实现输出CMI码、HDB3码、NRZ码和RZ码等码型,以适应符合ITU-T要求的
4、被测电路的各种不同接口码型。输出码型经被测信道或被测设备后,由误码测试接收部分接收,接收部分可产生一个与发送部分码发生器产生的图像完全相同的且严格同步的码型,并以此为标准,在比特比较器中与输入的图案进行逐比特比较。被测设备产生的任何一个错误比特,都会被检出误码,并送误码计数器显示。2.伪随机序列发生与自校验误码插入 误码测试系统的工作码流是伪随机序列。m序列具有良好的伪随机噪声性质,是在通信工程中被广泛应用的伪随机序列之一,本系统采用m序列发生器产生伪随机序列。图4为n=7的伪随机序列发生器结构。伪随机序列发生器在2.048MHz时钟信号的作用下产生序列长度为2^7-1
5、=127的伪随机序列。＋输出序列1234567图（4）n＝7伪随机序列发生器结构图伪随机序列发生器部分VHDL源程序如下:libraryieee;useieee.std_logic_1164.al;lentitympsn7isport(clk:instd_logic; load:instd_logic; Q:outstd_logic);endmpsn7;architectureoneofmpsn7is signalc0,c1,c2,c3,c4,c5,c6,c7:std_log-ic;begin process(clk,load) begin if(clk′eventa
6、ndclk=′1′)then if(load=′1′)then c7<=′0′; c6<=′0′; c5<=′0′; c4<=′0′; c3<=′0′; c2<=′0′; c1<=′0′; c0<=′1′; Q<=c7; else c1<=c0; c2<=c1; c3<=c2; c4<=c3; c5<=c4; c6<=c5; c7<=c6; c0<=c7xorc4xorc3xorc2; Q<=c7; endif; endif; endprocess; endone;图(5)给出了在EP1K3
7、0TC144-3FPGA上实现VHDL伪随机序列发生器模块时序仿真结果。伪随机序列通过误码插入模块实现“禁插”和“插入单个误码”功能的选择。误码插入模块由时钟控制的二级D触发器构成,如图6所示。经过误码插入处理后的码流下一步流入接口电路。3.同步设计原理要实现正确检测必须使被测信号与接收端的伪随机码发生器产生的伪随机码同步。同步过程由同步检测电路完成。一旦失步,同步检测送出一脉冲信号控制开关,使码型发生器反馈中断,由被测信号取代伪随机码,并开始同步捕捉,一旦检查到连续32bit无误码,就认为同步。这时,同步检测电路控制开关,断
