利用epld实现tms320c5402与sdram接口

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1、利用EPLD实现TMS320C5402与SDRAM接口

2、第1摘要：介绍了基于电可擦除可编程逻辑器件（EPLD），用VHDL语言设计实现的TMS320C5402与SDRAM的接口电路。关键词：电可擦除可编程逻辑器件数字信号处理器同步动态随机存储器接口电路VHDL在多媒体应用中，多媒体信息绝大部分是视频数据和音频数据，而数字化的视频数据和音频数据的数据量是非常庞大的。为了能够及时完整地处理前端采集的数据，一般系统都采用高速DSP和大容量缓冲存储器，且缓冲存储器一般选用同步动态随机存储器（SDRAM）。由于DSP不能直接与SDRAM接口，耐用SDRAM控制时序比较复杂，因此本文介绍如何利用

3、电可擦除可编程逻辑器件实现TMS320C5402与SDRAM的接口。500)this.style.ouseg(this)">1SDRAM结构和命令SDRAM是一种具有同步接口听高速动态随机存储器，本文选用的是Samsung公司512K×16Bit×2组的KM416S1120D。SDRAM的同步接口和内部流水线结构允许存储外部高速数据，其内部结构框图如图1所示。SDRAM的所有输入和输出都与系统时钟CLK上升沿同步，并且由输入信号RAS、CAS、控制命令，其基本的控制命令如表1所示。在具体操作SDRAM时，首先必须通过MRS命令设置模式寄存器，以便确定SDRAM的列地址延迟、突发类型、

4、突发长度等工作模式；再通过ACT命令激活对应地址的组，同时输入行地址；然后通过RD或S320C5402和SDRAM接口设计TMS320C5402和SDRAM接口电路方框图如图2所示。命令接口主要对DSP送来的SDRAM的地址和操作命令进行解码（命令编码见表1）；刷新控制主要对SDRAM数据刷新进行计时，确保32ms刷新2048行数据；仲裁电路主要对读写命令和刷新命令进行仲裁，杜组同时操作，防止数据丢失；命令产生器主要用来产生控制SDRAM的各种时序，完成SDRAM的读、写和刷新，同时控制FIFO的读、写操作；FIFO是DSP与SDRAM之间的数据通道，深度为256，其作用是充分利用S

5、DRAM的突发读写功能，提高系统速度，同时简化DSP软件设计。表1SDRAM命令编码表命令RASCASRS）HLHHHLLLHHLLHHLLHHHLLLHL0000010100111001011101113.1命令接口和刷新控制电路设计命令接口电路主要由命令寄存器、命令译码器器、SDRAM行列地址锁存器、模式寄存器组成。其中命令寄存器映射为DSP的I/O空间0001H，SDRAM行和列地址锁存器分别映射为DSP的I/O空间0002H和0003H，模式寄存器映射为DSP的I/O空间0004H，具体控制命令和I/O地址分配如表2、表3所示。DSP每次进行读、写操作时，首先向其I/O空间0

6、002H和0003H写入SDRAM行和列地址，然后向I/O空间000H写入控制命令，命令译码器根据命令寄存器中命令，译码后向仲裁电路发出读写请求。表2DSPI/O空间映射地址分配表I/O地址功能0000H0001H0002H0003H0004HFIFO地址命令寄存器SDRAM行地址寄存器SDRAM列地址寄存器SDRAM模式寄存器表3SDRAM模式寄存器控制位0004H位功能[1:0][2:3][7:4][8][12:9]列延尽设置位行到列延尽位刷新延迟设置位控制模式位，0为普通而1为整页突发长度，有效值为1、2、4、8刷新控制电路主要由1562计数器构成。由于TMS320C5402时

7、钟频率为100MHz，SDRAM要求在32ms之内刷新2048行数据，因此该计数器计数值应小于：32ms/2048/0.01μs=1562.5。当计数器计满1562次时，刷新控制电路向仲裁电路发出刷新要求。3.2仲裁电路和命令产生器设计仲裁电路接收命令接口模块解码的命令和刷新控制模块的刷新请求的优先级较高。当来自DSP的命令和来自刷新控制模块的刷新请求命令和来自刷新控制模块的刷新请求同时到达时，则首先执行刷新操作，然后执行来自DSP的命令。这样可以防止SDRAM的数据选择失。由此可知，仲裁电路实质上是国个优先级选择器。命令产生器主要产生SDRAM读、写和刷新的控制时序（具体时序可见